公开(公告)号：CN113178489B

公开(公告)日：2024-04-02

申请号：CN202110232817.1

申请日：2021-03-03

Applicant: 中国科学院微电子研究所

Inventor： 张青竹 ,  殷华湘 ,  曹磊 ,  张兆浩 ,  田佳佳 ,  顾杰 ,  李俊杰 ,  姚佳欣 ,  李永亮 ,  张永奎 ,  吴振华 ,  赵鸿滨 ,  罗军 ,  王文武 ,  屠海令 ,  叶甜春

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L29/10 ,  H01L21/336

Abstract: 本发明涉及一种Z2‑FET器件及其制备方法、一种半导体器件，Z2‑FET器件包括：SOI衬底；纳米片堆栈部，其设置在所述SOI衬底上，形成多个导电沟道；环绕式栅极，其环绕于纳米堆栈部周围；纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第二半导体纳米片的宽度大于支撑结构的宽度；纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；源极和环绕式栅极之间设置有非栅控区域。将Z2‑FET器件工作机制与新型Fishbone FET结构相结合，这一方面可以提升器件的栅控范围，同时在增加器件开关特性的同时也兼顾了工作电流的增加。

公开(公告)号：CN117374076A

公开(公告)日：2024-01-09

申请号：CN202310511961.8

申请日：2023-05-08

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  赵朋 ,  吴振华 ,  姚佳欣

IPC: H01L27/088 ,  H01L21/77

Abstract: 本发明公开了一种三维堆叠场效应晶体管(3DS FET)及其制造方法。根据实施例，3DS FET可以包括设置在衬底上的下有源区、在下有源区上方的上有源区以及栅堆叠。下有源区包括衬底上沿第一方向延伸的鳍和分别在鳍在第一方向上的相对两端处的下源/漏部。上有源区包括：一个或多个纳米片，其中最下方的纳米片与鳍在相对于衬底的竖直方向上间隔开；以及分别在所述一个或多个纳米片在第一方向上的相对两端处的上源/漏部。栅堆叠在与第一方向相交的第二方向上延伸，以与鳍和所述一个或多个纳米片相交。

公开(公告)号：CN116110969A

公开(公告)日：2023-05-12

申请号：CN202211626893.1

申请日：2022-12-16

Applicant: 中国科学院微电子研究所

Inventor： 张亚东 ,  张兆浩 ,  霍嘉丽 ,  骆堃 ,  殷华湘 ,  吴振华

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明公开了一种垂直环栅晶体管及其制造方法，涉及半导体技术领域，用于减小晶体管的器件尺寸，利于提高半导体器件的集成度。所述垂直环栅晶体管包括：衬底、隔离介质层、堆叠结构和栅堆叠结构。上述隔离介质层形成在衬底上。堆叠结构形成在隔离介质层上。沿衬底的厚度方向，堆叠结构包括依次层叠设置的第一电极层、沟道层和第二电极层。沟道层的材料为二维材料。栅堆叠结构形成在隔离介质层上。栅堆叠结构环绕在堆叠结构的外周。所述垂直环栅晶体管的制造方法用于制造所述垂直环栅晶体管。

公开(公告)号：CN111463280B

公开(公告)日：2023-04-07

申请号：CN202010192339.1

申请日：2020-03-18

Applicant: 中国科学院微电子研究所

Inventor： 顾杰 ,  吴振华 ,  张亚东 ,  殷华湘

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10 ,  H01L21/336

Abstract: 本发明公开一种半导体器件及其制作方法、集成电路及电子设备，涉及半导体技术领域，以抑制沟道漏电现象，提升半导体器件的性能。所述半导体器件包括衬底、堆叠结构和栅堆叠结构。堆叠结构形成在衬底表面。堆叠结构包括沿着远离衬底的方向层叠在衬底上的第一电极层、沟道层和第二电极层。沟道层包括沟道支撑部和沟道材料部。沟道材料部形成在沟道支撑部的外周。沟道支撑部的底端与第一电极层的顶端接触。沟道支撑部的顶端与第二电极层接触。沟道材料部分别与第一电极层和第二电极层接触。沟道支撑部为非导电部。栅堆叠结构环绕在沟道材料部的外周。所述半导体器件的制作方法用于制作半导体器件。本发明提供的半导体器件用于电子设备。

公开(公告)号：CN115906758A

公开(公告)日：2023-04-04

申请号：CN202211620338.8

申请日：2022-12-15

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  徐浩清 ,  占国慧 ,  李仕信

IPC: G06F30/398 ,  G06N3/0464 ,  G06N3/048 ,  G06N3/08

Abstract: 本申请公开了一种晶体管仿真量子修正模型的修正方法、装置、设备及介质，所述方法包括：获取待仿真晶体管的电子浓度分布、电压、沟道应力以及晶体管几何尺寸参数；将所述电子浓度分布、电压、沟道应力以及晶体管几何尺寸参数输入预训练的神经网络模型，得到量子修正模型的经验参数；根据所述经验参数修正量子修正模型。本申请实施例提供的晶体管仿真量子修正模型的修正方法，基于预训练的神经网络模型，可高精度、快速计算不同电子浓度分布、电压、应力以及晶体管几何尺寸条件下，量子修正模型的经验参数，基于修正的量子修正模型计算晶体管仿真时的电子浓度分布，从而大大提高TCAD晶体管仿真的精度。

公开(公告)号：CN115802870A

公开(公告)日：2023-03-14

申请号：CN202211682258.5

申请日：2022-12-26

Applicant: 中国科学院微电子研究所 ,  合肥国家实验室

Inventor： 张毅文 ,  孔真真 ,  王桂磊 ,  刘靖雄 ,  任宇辉 ,  吴振华

IPC: H10N52/80 ,  H10N52/00 ,  H10N52/01 ,  H10N60/80 ,  H10N60/10 ,  H10N60/01

Abstract: 本申请提供了一种量子阱结构及其制造方法，包括衬底，在衬底上依次层叠第一势垒层、第一量子阱层、第二量子阱层、第二势垒层、顶栅，位于衬底上且与第一势垒层接触的底栅，位于第一量子阱层和第二量子阱层的第一侧侧壁的铝层，还包括位于第一量子阱层和第二量子阱层的第二侧侧壁的第一电极，位于第二量子阱层的第三侧侧壁的第二电极，第二侧侧壁和第三侧侧壁分别与第一侧侧壁相邻。通过量子阱层之间的耦合产生处于玻色‑爱因斯坦凝聚下的超流体相，由于在量子阱的侧壁上设置有铝层实现了将超流体相与超导引线耦合保证了耦合界面清晰，创造出了研究分数量子霍尔效应和超导‑超流体混合量子计算技术的高质量、界面清晰的量子阱结构。

公开(公告)号：CN112687626B

公开(公告)日：2023-01-03

申请号：CN202011547623.2

申请日：2020-12-24

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  罗彦娜 ,  张青竹 ,  吴振华

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明涉及一种制备CFET器件的方法及CFET器件，包括：第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：假栅去除后，形成界面层和高K介电层；沉积第一阻挡层和I型金属栅功函数层；填充隔离介质；对隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；将剩余的隔离介质去掉；沉积II型金属功函数层；沉积第二阻挡层和导电金属层。本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现CFET器件中不同分层沟道的阈值的分别灵活。

公开(公告)号：CN114898788A

公开(公告)日：2022-08-12

申请号：CN202210493515.4

申请日：2022-05-07

Applicant: 中国科学院微电子研究所

Inventor： 张兆浩 ,  张青竹 ,  许高博 ,  吴振华 ,  殷华湘

IPC: G11C11/402 ,  G11C11/409

Abstract: 本申请实施例提供了一种基于3元内容寻址存储器TCAM的系统，包括多个存储单元，每个存储单元对应一个场效应晶体管FET，场效应晶体管FET至少包括非易失性膜层，场效应晶体管FET的栅极连接字线，第一极连接位线，以便通过字线的电压写入数据，通过位线的电压读取数据。由此可见，本申请实施例提供的TCAM系统的每个存储单元对应1个场效应晶体管FET，大幅提高存储密度，满足在占用面积较小的情况下的大存储需求，并且场效应晶体管FET依靠栅极电压写入，写入过程无功耗，有利于降低TCAM系统的功耗。

公开(公告)号：CN112687626A

公开(公告)日：2021-04-20

申请号：CN202011547623.2

申请日：2020-12-24

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  罗彦娜 ,  张青竹 ,  吴振华

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明涉及一种制备CFET器件的方法及CFET器件，包括：第一环绕式栅极结构和第二环绕式栅极结构的形成具体为：假栅去除后，形成界面层和高K介电层；沉积第一阻挡层和I型金属栅功函数层；填充隔离介质；对隔离介质选择性刻蚀，暴露出第一或第二堆栈部区域；将暴露出的堆栈部的I型金属功函数层选择性腐蚀去掉；将剩余的隔离介质去掉；沉积II型金属功函数层；沉积第二阻挡层和导电金属层。本发明提供的CFET的制备方法可以得到上下不同沟道类型区的不同环绕式金属栅层，形成相对应的功函数层，实现CFET器件中不同分层沟道的阈值的分别灵活。

公开(公告)号：CN112652664A

公开(公告)日：2021-04-13

申请号：CN202011476859.1

申请日：2020-12-15

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  甘维卓 ,  张兆浩 ,  张永奎 ,  李俊杰 ,  殷华湘 ,  朱慧珑 ,  郭鸿

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。