公开(公告)号：CN119920295A

公开(公告)日：2025-05-02

申请号：CN202410634679.3

申请日：2024-05-21

Applicant: 旺宏电子股份有限公司

Inventor： 蔡峻豪 ,  杨尚辑 ,  李祥源 ,  林暄杰

IPC: G11C29/12 ,  G11C11/409

Abstract: 本发明提供一种电子电路、存储器装置及补偿通道损耗造成的数据失真的方法。该电子电路包含数据输入端、时序调整电路、第一及第二逻辑电路、多工复用器及数据输出端。时序调整电路自数据输入端接收数据。时序调整电路包含两个路径，用以施加第一延迟及第二延迟，以产生第一及第二延迟数据。第一及第二逻辑电路分别接收第一及第二延迟数据，以产生第一及第二逻辑输出信号。第一逻辑输出信号扩展对应于第一逻辑值的脉冲宽度，第二逻辑输出信号扩展对应于第二逻辑值的脉冲宽度，多工复用器用以根据均衡反馈信号，选择第一或第二逻辑输出信号的至少一个，以提供多工输出信号。数据输出端根据多工输出信号输出均衡数据。

公开(公告)号：CN119649871A

公开(公告)日：2025-03-18

申请号：CN202410513499.X

申请日：2024-04-26

Applicant: 三星电子株式会社

Inventor： 李承翰 ,  林周焕 ,  全相勳 ,  金范俊

IPC: G11C11/4063 ,  G11C11/409

Abstract: 提供了一种存储系统和包括存储系统的数据中心。所述存储系统包括多个DRAM‑less存储装置、CXL存储器扩展器和PLP电容器。DRAM‑less存储装置包括非易失性存储器作为存储介质，并且DRAM在DRAM‑less存储装置中被省略。CXL存储器扩展器电连接到DRAM‑less存储装置，通过CXL接口进行通信，并且作为DRAM‑less存储装置的缓冲存储器进行操作。PLP电容器电连接到DRAM‑less存储装置和CXL存储器扩展器，被设置在DRAM‑less存储装置外部，并且在外部电源电压突然断开的SPO条件下将辅助电源电压供应给DRAM‑less存储装置和CXL存储器扩展器。

公开(公告)号：CN119580795A

公开(公告)日：2025-03-07

申请号：CN202411433638.4

申请日：2024-10-14

Applicant: 北京时代全芯存储技术股份有限公司 ,  北京时代全芯存储科技有限公司

Inventor： 砂永登志男 ,  斯科特·C·刘易斯 ,  林仲汉 ,  吴瑞仁 ,  杨子澔

IPC: G11C11/408 ,  G11C11/409 ,  G11C7/06 ,  G11C7/08

Abstract: 本发明提供一种基于存储块的存储器的数据读取方法，属于集成电路领域。本发明的数据读取方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；数据读取步骤：根据行地址和列地址选定需要读取的存储单元，与选定的存储单元对应的多个直流感测放大器读取选定的多个存储单元中存储的读取数据，并将读取数据锁存在与选定的存储单元对应的数据锁存器中；待机步骤：存储块重新连接预解码器线，进入待机状态；传输步骤：将多个读取数据传输到数据输入输出接口。采用本发明的数据读取方法，可以获得更快的数据读取速度。

公开(公告)号：CN119580791A

公开(公告)日：2025-03-07

申请号：CN202411431080.6

申请日：2024-10-14

Applicant: 北京时代全芯存储技术股份有限公司 ,  北京时代全芯存储科技有限公司

Inventor： 砂永登志男 ,  斯科特·C·刘易斯 ,  林仲汉 ,  吴瑞仁 ,  杨子澔

IPC: G11C11/408 ,  G11C11/409 ,  G11C7/06 ,  G11C7/08

Abstract: 本发明提供一种基于存储块的存储器的数据写入方法，属于集成电路领域。本发明的数据写入方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；传输步骤：数据输入输出接口将写入数据传输给存储块；数据写入步骤：根据行地址和列地址选定需要写入的存储单元，然后将局部数据总线传输来的写入数据锁存在与选定的存储单元对应的数据锁存器中，最后将写入数据通过对应的写入头写入选定的多个存储单元中；待机步骤：存储块重新连接预解码器线，进入待机状态。采用本发明的数据写入方法，可以获得更快的数据写入速度。

公开(公告)号：CN119365926A

公开(公告)日：2025-01-24

申请号：CN202380046387.1

申请日：2023-06-04

Applicant: 拉姆伯斯公司

Inventor： T·沃吉尔桑 ,  T·帕尔奇 ,  A·J·贝希尔

IPC: G11C11/401 ,  G11C11/402 ,  G11C11/403 ,  G11C11/406 ,  G11C11/4091 ,  G11C11/40 ,  G11C11/404 ,  G11C11/4067 ,  G11C11/407 ,  G11C11/409

Abstract: 一种存储器包括本地控制电路系统，该本地控制电路系统使用与用于访问(读取和写入)事务的感测放大器分开的感测放大器集合来管理刷新事务。本地控制电路系统中断刷新事务以优先化访问请求，从而提供改进的存储器性能。本地控制电路系统还基于刷新事务是否需要访问用于读取和写入访问的位线来将刷新事务划分为阶段和时段。这种划分允许本地控制电路系统以最小化访问干扰的方式将刷新事务与访问事务交错和中断。

公开(公告)号：CN116741224B

公开(公告)日：2024-12-06

申请号：CN202210203725.5

申请日：2022-03-03

Applicant: 长鑫存储技术有限公司

Inventor： 武贤君 ,  尚为兵

IPC: G11C11/4063 ,  G11C11/409

Abstract: 本公开涉及半导体电路设计领域，特别涉及一种数据写入电路、数据写入方法存储器，包括：延时生成模块，基于初始抓取信号和每一存储区域的数据传输延迟，生成每一存储区域的子抓取信号，并基于所有子抓取信号生成抓取使能信号；每一存储区域的接收到全局数据线传输的数据的时间和接收到列选择信号的时间之间的时间间距满足预设范围；读写控制模块基于抓取使能信号，将数据总线上的数据写入全局数据线；全局数据线基于列选择信号通过列译码模块将数据传输至存储区域，以优化DRAM的tCCD。

公开(公告)号：CN119068944A

公开(公告)日：2024-12-03

申请号：CN202410074143.0

申请日：2024-01-18

Applicant: 慧荣科技股份有限公司

Inventor： 杨子逸

IPC: G11C11/409 ,  G11C11/4096 ,  G11C11/408 ,  G06F13/16

Abstract: 本发明揭示了一种存取一快闪存储器模块的方法及相关的快闪存储器控制器的记快装置。该方法包含有：对该快闪存储器模块进行组态以规划出一超级区块，其中该超级区块包含了分别位于该多个晶粒的多个区块；分别对M笔数据进行编码以依序产生M个暂时性校验码；依序将该M个暂时性校验码储存至一缓冲器的N个区域中，其中N小于M，该N个区域中每一者仅可储存一个暂时性校验码，且该N个区域有一部分区域系固定储存该M个暂时性校验码中一部分暂时性校验码及其后续的更新后暂时性校验码；以及根据该M个暂时性校验码以产生M个校验码，并将该M个校验码写入至该超级区块中。

公开(公告)号：CN114242131B

公开(公告)日：2024-11-12

申请号：CN202010942264.4

申请日：2020-09-09

Applicant: 瑞昱半导体股份有限公司

Inventor： 郑景升

IPC: G11C11/401 ,  G11C11/4063 ,  G11C11/409 ,  G06F13/42

Abstract: 本发明披露了一种芯片与相关的芯片系统，该芯片系统包含有第一芯片、第一DRAM、第二芯片以及第二DRAM，其中该第一芯片包含了第一DRAM控制器以及第一串行传输接口，该第一DRAM耦接于该第一DRAM控制器，该第二芯片包含了第二DRAM控制器以及第二串行传输接口，该第二串行传输接口耦接于该第一串行传输接口，且该第二DRAM耦接于该第二DRAM控制器。当该第一芯片欲暂存第一数据与第二数据时，该第一芯片通过该第一DRAM控制器将该第一数据储存至该第一DRAM，并将该第二数据通过该第一串行传输接口传送至该第二芯片；以及该第二芯片通过该第二DRAM控制器将该第二数据储存至该第二DRAM。

公开(公告)号：CN118866043A

公开(公告)日：2024-10-29

申请号：CN202310410893.6

申请日：2023-04-12

Applicant: 长鑫存储技术有限公司

Inventor： 黄克琴 ,  冀康灵

IPC: G11C11/409

Abstract: 本发明涉及一种数据写入电路、存储器和数据写入方法。该数据写入电路包括：多级驱动模块，每一级驱动模块用于连接对应层级的多个存储阵列和下一级的驱动模块，用于驱动待写入数据传输至对应层级的多个存储阵列对应的数据路径上和/或下一级的驱动模块中；控制模块，连接每一级驱动模块，用于根据每一个存储阵列的写入控制信号，向待写入数据的目标存储阵列对应层级的驱动模块和/或下一级的驱动模块发送驱动控制信号，驱动控制信号用于调整驱动模块的驱动能力；其中，不同存储阵列对应的数据路径用于接收不同的写入控制信号，写入控制信号用于连通数据路径和对应的存储阵列。本发明可以降低时间匹配难度。

公开(公告)号：CN118829196A

公开(公告)日：2024-10-22

申请号：CN202310409825.8

申请日：2023-04-17

Applicant: 北京超弦存储器研究院

Inventor： 周孟龙 ,  梁静 ,  余泳 ,  康卜文

IPC: H10B12/00 ,  G11C11/4097 ,  G11C11/409 ,  G11C8/14

Abstract: 本申请涉及一种半导体结构、存储器、电子设备、存储电路及读写方法，半导体结构包括沿第一方向依次叠置的第一有源柱和第二有源柱，以及沿第一方向依次叠置的第一栅导电层和第二栅导电层；第一有源柱和第二有源柱均沿第二方向延伸；第一栅导电层周向环绕第一有源柱的部分侧壁；第二栅导电层周向环绕第二有源柱的部分侧壁；其中，第一有源柱和第一栅导电层用于构成第一晶体管，第二有源柱和第二栅导电层用于构成第二晶体管；第一方向与第二方向相交。上述半导体结构在提高器件集成度的同时，还能减小漏电流、提升写入速度，并且降低存储器的控制技术复杂度、提高效率、减少刷新时间，进而提高器件的整体性能。