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公开(公告)号：CN113178490B
公开(公告)日：2024-05-03
申请号：CN202110232821.8
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明涉及一种隧穿场效应晶体管及其制备方法、一种半导体器件，隧穿场效应晶体管包括：衬底；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第一半导体支撑结构的宽度小于第二半导体纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层。隧穿场效应晶体管可以显著降低器件的亚阈值摆幅；同时多层堆叠的纳米片结构可以增加隧穿场效应晶体管的工作电流和栅控性能；具有支撑结构的纳米片降低了多层栅介质在纳米片间的填充要求，并可以有效增加器件的栅控性能和电流驱动能力。
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公开(公告)号：CN111900162B
公开(公告)日：2023-10-13
申请号：CN202010758056.9
申请日：2020-07-31
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L29/12 , H01L21/8238
Abstract: 一种量子点器件及其制备方法。包括：衬底；形成于所述衬底上部的至少一对鳍状结构；第一隔离层，形成于所述衬底上方，且所述鳍状结构的顶部相对于所述第一隔离层露出；阵列化栅极结构，形成于所述鳍状结构和第一隔离层之上，包括N行×M列个间隔设置的栅极，M≥2，N≥1，沿着每个鳍状结构的延伸方向具有N个间隔排布的栅极，M为所述鳍状结构的个数；形成于所述阵列化栅极结构中各个栅极间隔处的侧墙阵列；以及形成于所述侧墙阵列外侧的有源区，所述有源区包括源极和漏极。本发明提供了可以兼容现有的CMOS工艺进行规模化量子器件制备的方法，降低了制备难度，并可以获得阵列化具有更高限制势的量子点结构用于量子计算。
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公开(公告)号：CN113178488B
公开(公告)日：2023-09-19
申请号：CN202110232775.1
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
Inventor： 张青竹 , 殷华湘 , 曹磊 , 张兆浩 , 顾杰 , 田佳佳 , 李俊杰 , 姚佳欣 , 李永亮 , 张永奎 , 吴振华 , 赵鸿滨 , 罗军 , 王文武 , 屠海令 , 叶甜春
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明涉及一种半导体器件及其制备方法，半导体器件的纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是由第一半导体形成的，纳米片是由第二半导体形成的，支撑结构的宽度小于纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；本发明半导体器件在纳米片的沟道释放过程中保留了部分牺牲层作为器件支撑结构，可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；减小器件制备复杂度和电学特性波动性；通过和衬底的连接可以增加导电沟道散热，改善自热效应；通过调节支撑结构的宽度和高度调节器件阈值，工艺上也低了高K介质层和金属栅极的填充要求，有利于实现多阈值调控。
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公开(公告)号：CN116031301A
公开(公告)日：2023-04-28
申请号：CN202211490576.1
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
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Patent Agency Ranking
公开(公告)号：CN115995490A
公开(公告)日：2023-04-21
申请号：CN202211497854.6
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
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公开(公告)号：CN113178491A
公开(公告)日：2021-07-27
申请号：CN202110232822.2
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明涉及一种负电容场效应晶体管及其制备方法、一种半导体器件，负电容场效应晶体管包括：衬底；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层。负电容场效应晶体管可以显著降低器件的亚阈值摆幅；同时多层堆叠的纳米片结构可以增加负电容场效应晶体管的工作电流和栅控性能；具由支撑结构的纳米片降低了多层栅介质在纳米片间的填充要求，并可以有效减小器件的漏电特性。
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公开(公告)号：CN113178489A
公开(公告)日：2021-07-27
申请号：CN202110232817.1
申请日：2021-03-03
Applicant: 中国科学院微电子研究所
Inventor： 张青竹 , 殷华湘 , 曹磊 , 张兆浩 , 田佳佳 , 顾杰 , 李俊杰 , 姚佳欣 , 李永亮 , 张永奎 , 吴振华 , 赵鸿滨 , 罗军 , 王文武 , 屠海令 , 叶甜春
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/10 , H01L21/336
Abstract: 本发明涉及一种Z2‑FET器件及其制备方法、一种半导体器件，Z2‑FET器件包括：SOI衬底；纳米片堆栈部，其设置在所述SOI衬底上，形成多个导电沟道；环绕式栅极，其环绕于纳米堆栈部周围；纳米片堆栈部包括；纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第二半导体纳米片的宽度大于支撑结构的宽度；纳米片堆栈部两端设置有掺杂类型相反的源极和漏极；源极和环绕式栅极之间设置有非栅控区域。将Z2‑FET器件工作机制与新型Fishbone FET结构相结合，这一方面可以提升器件的栅控范围，同时在增加器件开关特性的同时也兼顾了工作电流的增加。
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公开(公告)号：CN108511344B
公开(公告)日：2021-01-22
申请号：CN201810134800.0
申请日：2018-02-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/08 , H01L29/78 , B82Y40/00
Abstract: 本申请提供了一种垂直纳米线晶体管与其制作方法。该制作方法包括：步骤S1，提供包括衬底与位于衬底上的多个间隔的纳米线的基底，各纳米线包括子纳米线，各子纳米线包括第一端部、中间部和第二端部；步骤S2，形成栅介质层与栅极；步骤S3，在衬底表面上形成层间介质层；步骤S4，在层间介质层中形成相互隔离的第一接触孔与第二接触孔，第一接触孔与第一端部的侧面连接，第二接触孔与第二端部的侧面连接；步骤S5，在第一接触孔和/或第二接触孔中填充重掺杂材料，高温退火扩散，横向掺杂，形成漏区和/或源区。该制作方法中，采用横向扩散的方法，形成均匀掺杂的源区和/或漏区，使得垂直纳米线晶体管的源漏区的掺杂工艺较简单并容易控制。
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公开(公告)号：CN108257946B
公开(公告)日：2020-05-12
申请号：CN201711244398.3
申请日：2017-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L25/04 , H01L31/109 , H01L31/18
Abstract: 本申请提供了一种光电探测器与其制作方法。该光电探测器包括：衬底；至少一个第一半导体层，设置在衬底的部分表面上，第一半导体层与衬底之间具有微腔，和/或相邻的第一半导体层之间具有微腔；多个第二半导体层，各第二半导体层为二维半导体材料层，光电探测器具有至少两个异质结，第二半导体层的设置方式选自以下方式中的一种或多种的组合：第二半导体层设置在微腔中并位于第一半导体层的表面上，设置在微腔中并位于衬底的表面上，设置在第一半导体层远离微腔的表面上；底电极，设置在衬底的远离第一半导体层的表面上；顶电极，与各异质结分别串联。该光电探测器的有效工作面积较大，光电探测器的响应度较大。
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