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公开(公告)号：CN116031301A
公开(公告)日：2023-04-28
申请号：CN202211490576.1
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔至少位于沟道结构和衬底之间，空腔由沟道结构、源极、漏极和衬底围绕形成，也就是说，沟道结构、源极和漏极下方为空腔，没有接触的膜层，构成了全浮空结构，可以大幅改善半导体器件的栅控性能，减小半导体器件亚阈值摆幅、降低漏电流和寄生电容，增加驱动电流，提高半导体器件的性能。
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公开(公告)号：CN115995490A
公开(公告)日：2023-04-21
申请号：CN202211497854.6
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，半导体器件包括衬底，设置于衬底一侧的源极，漏极和沟道结构，沟道结构位于源极和漏极之间，沟道结构包括多个纳米片形成的叠层，栅极，栅极环绕纳米片，空腔，空腔分别设置于栅极和源极或漏极之间，空腔由栅极、源极或漏极和纳米片围绕形成，也就是说，在栅极和源极或漏极之间形成空腔，即在栅极的侧壁形成空气内侧墙，避免在栅极的侧壁形成由其他材料构成的内侧墙的影响，能够避免由于内侧墙是其他材料导致的寄生电容增加的问题，大幅降低器件的寄生电容，提高半导体器件的工作速度。
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公开(公告)号：CN113327896A
公开(公告)日：2021-08-31
申请号：CN202110469308.0
申请日：2021-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的鳍状结构。鳍状结构具有源/漏区形成区和沟道区。形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层。对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。
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公开(公告)号：CN120050972A
公开(公告)日：2025-05-27
申请号：CN202510195867.5
申请日：2025-02-21
Applicant: 中国科学院微电子研究所
Abstract: 本申请提供一种场效应晶体管及其制造方法，包括：采用第一键合层和第二键合层进行键合的方式形成场效应晶体管底部的底部介质隔离层；设置于底部介质隔离层一侧的顶部源极、顶部漏极、顶部沟道结构、底部源极、底部漏极以及底部沟道结构，顶部沟道结构和底部沟道结构之间为中间介质层，顶部沟道结构和底部沟道结构包括多个纳米片形成的叠层，栅极环绕纳米片。采用第一键合层和第二键合层键合的方式形成位于沟道结构底部的绝缘介质，采用中间介质层作为顶部沟道结构和底部沟道结构之间的绝缘介质，避免场效应晶体管在短沟道下的衬底寄生漏电问题，提高场效应晶体管的性能。
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Patent Agency Ranking
公开(公告)号：CN119604113A
公开(公告)日：2025-03-11
申请号：CN202411515532.9
申请日：2024-10-28
Applicant: 中国科学院微电子研究所
Abstract: 本申请涉及半导体器件技术领域，具体涉及一种晶体管、晶体管的制备方法和通信设备，所述晶体管包括基底、隔离层、栅极层、介质层、沟道层、源漏层和钝化层；所述基底设置于所述晶体管的最底层；所述隔离层设置在所述的基底表面；所述介质层设置于所述栅极层表面；所述沟道层设置于所述介质层表面；所述沟道层包括第一区域和第二区域；所述源漏层设置于所述沟道层第一区域的表面，所述钝化层设置于所述沟道层第二区域的表面；所述沟道层的材质包括碳纳米管。本申请所述晶体管可通过ASCⅡ码和Morse code两种方式实现加密通信功能，对于未来应用于物联网和人工智能领域具有巨大潜力。
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公开(公告)号：CN119603963A
公开(公告)日：2025-03-11
申请号：CN202411547065.8
申请日：2024-10-31
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本申请涉及半导体技术领域，公开了一种半导体的制造方法、半导体和电子设备，包括：在环栅晶体管器件层上沉积第一介质层；在第一介质层上循环沉积牺牲层和非晶硅层，并对非晶硅层进行激光退火，得到电容纳米片层；电容纳米片层包括循环沉积的多个牺牲层和多个多晶硅层；在电容纳米片层上依次沉积氧化层、假栅层和硬掩模层；在氧化层、假栅层、硬掩模层和电容纳米片层处形成第一侧墙和内侧墙；去除假栅层和多个牺牲层后，进行介质填充、金属填充和抛光，得到电容器器件。通过在垂直方向上循环堆叠牺牲层和非晶硅层，最终得到周期可调的水平堆叠结构的电容器，从而能够更有效地利用垂直空间，增大电容器容量，降低电容器和存储单元的尺寸。
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公开(公告)号：CN118053851A
公开(公告)日：2024-05-17
申请号：CN202311869432.1
申请日：2023-12-29
Applicant: 中国科学院微电子研究所
IPC: H01L23/538 , H01L27/088 , H01L21/8234
Abstract: 一种半导体结构及其形成方法，方法包括：提供衬底，具有相对的第一面与第二面；在第一面形成第一晶体管结构，包括：位于第一面表面的第一沟道层、位于第一沟道层表面的第一栅极结构以及分别位于第一栅极结构两侧的第一源漏外延层；提供第二晶体管结构，将第二晶体管结构键合于衬底的第二面，第二晶体管结构包括：键合于第二面的第二沟道层、位于第二沟道层表面的第二栅极结构、以及分别位于第二栅极结构两侧的第二源漏外延层；在第二源漏外延层与衬底内形成第一导电插塞，第一导电插塞与第一源漏外延层电连接；在第一导电插塞和第二栅极结构上形成第一互连层。减小各晶体管结构之间和第一晶体管结构与第一互连层之间距离，提升半导体结构集成度。
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公开(公告)号：CN119604114A
公开(公告)日：2025-03-11
申请号：CN202411517135.5
申请日：2024-10-28
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开了一种半导体器件及其制备方法、电子设备，一种半导体器件，半导体器件包括衬底、栅极、栅极介质层、半导体层和钝化层，栅极位于衬底的一侧；栅极介质层至少部分位于栅极背离衬底的一侧；半导体层位于栅极介质层背离衬底的一侧，半导体层包括源区、漏区以及位于源区和漏区之间的沟道区；钝化层位于沟道区背离衬底的一侧，用于对沟道区实现重掺杂。本申请提供的半导体器件设置有覆盖沟道区的钝化层，钝化层一方面可对沟道区进行保护，提升半导体器件的稳定性；另一方面可实现对沟道区实现重掺杂以及界面优化，从而提升了半导体器件的电学特性和光电性能。此外，通过退火工艺进一步减少半导体器件内缺陷从而提升半导体器件的电学特性和光电特性。
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公开(公告)号：CN118919566A
公开(公告)日：2024-11-08
申请号：CN202410977608.3
申请日：2023-12-29
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/10 , H01L29/06
Abstract: 一种半导体结构及其形成方法，结构包括：位于第一面上的第一晶体管结构，包括：位于第一面表面的第一沟道层、位于第一沟道层表面的第一栅极结构以及分别位于第一栅极结构两侧的第一源漏外延层；位于第二面上的第二晶体管结构，包括：键合于第二面上的第二沟道层、位于第二沟道层表面的第二栅极结构、以及分别位于第二栅极结构两侧的第二源漏外延层；其中，第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构。第一栅极结构与第二栅极结构分别位于衬底两侧，呈上下倒置结构，并且第一晶体管结构与第二晶体管结构键合于衬底的相对两面。减小了第一晶体管结构与第二晶体管结构之间的距离，提升了半导体结构的集成密度。
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