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公开(公告)号：CN113173555B
公开(公告)日：2022-10-04
申请号：CN202110267683.7
申请日：2021-03-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种纳米线MIM阵列器件的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用反应离子刻蚀(RIE)刻蚀氧化硅与金属层，形成金属层纳米线MIM阵列器件阵列，再做金属接触互联工艺，最后制备出高纯度、无损伤、有序垂直排列的纳米线MIM阵列。与现有技术相比，本发明有益的技术效果为：本发明提供的纳米MIM阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米MIM制备，可以控制硅纳米MIM阵列的有序分布，可获得较高、较纯的纳米MIM结构，对纳米MIM阵列几何形状的精确控制，制备效率高。
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公开(公告)号：CN113345841A
公开(公告)日：2021-09-03
申请号：CN202110566391.3
申请日：2021-05-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092 , H01L29/16 , H01L29/43 , H01L21/8239 , H01L27/105
Abstract: 本申请提供了一种半导体器件及其制造方法，在衬底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器件的源漏为金属硅化物，沟道为硅，第一器件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质层，源漏为金属硅化物提高了源端载流子的发射效率，实现半导体器件高性能，且金属硅化物可在低温工艺下形成，避免了高温工艺影响第一器件的性能，由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的互连尺度，提升了数据访存带宽和计算能效。
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公开(公告)号：CN113173555A
公开(公告)日：2021-07-27
申请号：CN202110267683.7
申请日：2021-03-12
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及一种纳米线MIM阵列器件的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用反应离子刻蚀(RIE)刻蚀氧化硅与金属层，形成金属层纳米线MIM阵列器件阵列，再做金属接触互联工艺，最后制备出高纯度、无损伤、有序垂直排列的纳米线MIM阵列。与现有技术相比，本发明有益的技术效果为：本发明提供的纳米MIM阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米MIM制备，可以控制硅纳米MIM阵列的有序分布，可获得较高、较纯的纳米MIM结构，对纳米MIM阵列几何形状的精确控制，制备效率高。
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公开(公告)号：CN108206319A
公开(公告)日：2018-06-26
申请号：CN201711268056.5
申请日：2017-12-05
Applicant: 中国科学院微电子研究所
CPC classification number: H01P1/207 , B81B7/02 , B81C1/00531 , B81C1/00539 , H01P11/007
Abstract: 本发明提供一种悬浮结构微波滤波器，包括：上层硅片，上层硅片的下表面刻蚀有凹腔，用于形成封装帽结构；下层硅片，下层硅片的上表面沉积有介质薄膜，介质薄膜上形成有交指电极图形；其中，下层硅片上表面的介质薄膜下方的硅衬底被去除，形成介质薄膜的悬浮状态，上层硅片和下层硅片通过对准键合工艺堆叠组装。本发明能够实现体积小、损耗低、高性能的微波滤波器。
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公开(公告)号：CN102386268B
公开(公告)日：2013-11-27
申请号：CN201010267967.8
申请日：2010-08-30
Applicant: 中国科学院微电子研究所
IPC: H01L31/101 , H01L31/18 , G01J5/20
CPC classification number: Y02P70/521
Abstract: 本发明提供一种红外焦平面阵列器件，包括：衬底；空腔，位于所述衬底内；红外传感层，悬空于所述空腔的上方；悬臂梁，悬空于所述衬底上方，一端与衬底固定连接，另一端与红外传感层固定连接；红外反射层，遮盖于所述红外传感层的上方并且与红外传感层之间具有共振腔，通过支撑柱与所述红外传感层连接。相应的，本发明还提供一种红外焦平面阵列器件的制作方法。本发明提供的红外焦平面阵列器件及其制作方法采用红外传感层以及在其上制作专门的红外反射层的方式来制作红外吸收结构，红外反射层为简单的膜层结构，这样一来，既增加了红外反射层的面积，提高红外吸收效率，同时也降低的红外吸收结构的制作难度，有利于大规模生产制造，降低成本。
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Patent Agency Ranking
公开(公告)号：CN113327896A
公开(公告)日：2021-08-31
申请号：CN202110469308.0
申请日：2021-04-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的鳍状结构。鳍状结构具有源/漏区形成区和沟道区。形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层。对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。
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公开(公告)号：CN105719964A
公开(公告)日：2016-06-29
申请号：CN201410738446.4
申请日：2014-12-05
Applicant: 中国科学院微电子研究所
IPC: H01L21/3105 , H01L21/321
Abstract: 本发明提供了提出了一种平坦化的方法，包括：提供衬底，衬底上形成有填充层；在填充层上形成光刻胶层；采用等离子体刻蚀进行光刻胶层和填充层的回刻，光刻胶层与填充层具有基本相同的刻蚀速率。利用本发明的方法在回刻后，可以获得平坦的填充层的表面，实现全局的、均匀的平坦化。
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公开(公告)号：CN102386268A
公开(公告)日：2012-03-21
申请号：CN201010267967.8
申请日：2010-08-30
Applicant: 中国科学院微电子研究所
IPC: H01L31/101 , H01L31/18 , G01J5/20
CPC classification number: Y02P70/521
Abstract: 本发明提供一种红外焦平面阵列器件，包括：衬底；空腔，位于所述衬底内；红外传感层，悬空于所述空腔的上方；悬臂梁，悬空于所述衬底上方，一端与衬底固定连接，另一端与红外传感层固定连接；红外反射层，遮盖于所述红外传感层的上方并且与红外传感层之间具有共振腔，通过支撑柱与所述红外传感层连接。相应的，本发明还提供一种红外焦平面阵列器件的制作方法。本发明提供的红外焦平面阵列器件及其制作方法采用红外传感层以及在其上制作专门的红外反射层的方式来制作红外吸收结构，红外反射层为简单的膜层结构，这样一来，既增加了红外反射层的面积，提高红外吸收效率，同时也降低的红外吸收结构的制作难度，有利于大规模生产制造，降低成本。
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公开(公告)号：CN113809070A
公开(公告)日：2021-12-17
申请号：CN202110918277.2
申请日：2021-08-11
Applicant: 中国科学院微电子研究所
IPC: H01L27/06 , H01L27/088 , H01L21/8234
Abstract: 本发明涉及一种基带RF一体化集成结构及集成方法。其包括基带芯片逻辑器件和射频器件；基带芯片逻辑器件采用FinFET结构；射频器件采用平面场效应晶体管；射频器件集成于基带芯片的上方，并且通过层间介质隔离；层间介质中设有通孔，使射频器件与基带芯片逻辑器件互连。集成方法包括：提供具有FinFET结构的基带芯片逻辑器件；在基带芯片逻辑器件上方形成层间介质层；形成半导体层；制作平面场效应晶体管，形成射频器件；刻蚀通孔，填充、金属化，使器件互连。本发明采用单片三维工艺集成，二者的物理距离大大缩短，提高了信号传输速度和降低了功耗，并且兼具FinFET基带芯片与FD SOI射频器件的优良特性。
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公开(公告)号：CN112635472A
公开(公告)日：2021-04-09
申请号：CN202011422740.6
申请日：2020-12-08
Applicant: 中国科学院微电子研究所
IPC: H01L27/11521 , H01L27/11526 , H01L27/11531 , H01L27/11551 , H01L27/11568 , H01L27/11573 , H01L27/11578
Abstract: 本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为第一逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；重复上述制备第二半导体结构的操作，形成第三半导体结构，作为第二逻辑层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连；其中，存储层完成存储功能，第二逻辑层完成逻辑计算功能。本发明可以实现高精度、高效能3D存算单元电路集成，大幅提升内部带宽，提升存算效率和性能。
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