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公开(公告)号：CN119584569A
公开(公告)日：2025-03-07
申请号：CN202411561945.0
申请日：2024-11-04
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例公开了一种垂直器件的制备方法和垂直器件，该制备方法，先在衬底的阱区之上沉积形成外延层，而外延层包括了源极基础层、栅极牺牲层和漏极基础层，之后对外延层进行刻蚀形成凹槽，通过在凹槽内设置隔离层起到隔离、绝缘和支撑的作用，最后再利用隔离层来对外延层进行刻蚀，以制备沟道和栅极层，保留部分源极基础层作为有源区。基于此通过本申请实施例先沉积外延层，最后经过刻蚀之后将剩余的外延层作为有源区，能够先在衬底之上制备有源区，而后再形成源极、漏极和栅极结构，可以提高垂直器件的产品质量，提高工艺的良品率和制备效率，且能够保障器件的可靠性。
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公开(公告)号：CN119403127A
公开(公告)日：2025-02-07
申请号：CN202411331317.3
申请日：2024-09-23
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开一种三维存储器的制造方法及三维存储器，涉及半导体制造技术领域，以解决现有技术形成单晶半导体沟道热预算较高的问题。所述三维存储器的制造方法包括：提供基底，基底包括衬底、叠层结构、半导体有源层和极间介质层；叠层结构内设有贯穿的通孔，半导体有源层填充在通孔的底部；在通孔的侧壁上形成筒状的诱导结构和半导体结构；诱导结构和半导体结构沿基底的厚度方向依次设置在半导体有源层上；在通孔内填充第二类介质隔离层；对半导体结构和诱导结构进行诱导退火使半导体结构晶化改性为单晶半导体层；经诱导退火后，诱导结构位于单晶半导体层的顶部。本发明提供的三维存储器的制造方法用于以较低的热预算形成单晶半导体沟道。
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公开(公告)号：CN109449206A
公开(公告)日：2019-03-08
申请号：CN201811171612.1
申请日：2018-10-08
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336
Abstract: 公开了一种应用了应变工程的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，一种竖直型半导体器件包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层中至少靠近外周面的一部分是应力源，第二源/漏层中至少靠近外周面的一部分是应力源；以及绕沟道层的至少部分外周形成的栅堆叠。
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公开(公告)号：CN105489652B
公开(公告)日：2018-09-18
申请号：CN201410484648.0
申请日：2014-09-19
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336
CPC classification number: H01L29/4916 , H01L21/26586 , H01L21/823412 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823468 , H01L27/0886 , H01L29/1083 , H01L29/66492 , H01L29/66537 , H01L29/66545 , H01L29/66795 , H01L29/785
Abstract: 一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂的多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。依照本发明的半导体器件及其制造方法，在后栅工艺中对多晶半导体栅极掺杂后与两侧源漏区同步执行退火以驱动掺杂剂均匀分布，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。
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公开(公告)号：CN105489652A
公开(公告)日：2016-04-13
申请号：CN201410484648.0
申请日：2014-09-19
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336
CPC classification number: H01L29/4916 , H01L21/26586 , H01L21/823412 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823468 , H01L27/0886 , H01L29/1083 , H01L29/66492 , H01L29/66537 , H01L29/66545 , H01L29/66795 , H01L29/785
Abstract: 一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂的多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。依照本发明的半导体器件及其制造方法，在后栅工艺中对多晶半导体栅极掺杂后与两侧源漏区同步执行退火以驱动掺杂剂均匀分布，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。
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Patent Agency Ranking
公开(公告)号：CN104716171A
公开(公告)日：2015-06-17
申请号：CN201310674438.3
申请日：2013-12-11
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/10 , H01L21/336
CPC classification number: H01L21/823431 , H01L21/823456 , H01L29/4232 , H01L29/1033 , H01L29/66409 , H01L29/785 , H01L2924/13067
Abstract: 本申请公开了一种半导体设置及其制造方法。一示例半导体设置可以包括：衬底；以及在衬底上形成的第一单元半导体器件和第二单元半导体器件。第一单元半导体器件可以包括第一栅堆叠，第二单元半导体器件可以包括第二栅堆叠。第一栅堆叠可以包括第一功函数调节层，第二栅堆叠可以包括第二功函数调节层。第一栅堆叠的栅长可以小于第二栅堆叠的栅长，且第一功函数调节层的厚度可以小于第二功函数调节层的厚度。
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公开(公告)号：CN119584635A
公开(公告)日：2025-03-07
申请号：CN202411570269.3
申请日：2024-11-05
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及半导体器件制备技术领域，并公开了一种硅基异质器件单片集成方法及硅基异质器件单片，方法包括将介质材料沉积在硅基底的表面，在N阱和P阱上方开设隔离槽并在槽内形成外延叠层；沉积硬掩膜层并进行图形化工艺处理，在外延叠层上方形成保留掩膜层，之后在隔离槽内制备两种不同类型的垂直器件；将介质材料沉积在隔离槽内，采用凹陷工艺将垂直器件的表面暴露在外部环境中；对垂直器件表面进行HKMG沉积和图形化工艺处理形成高K金属栅，之后进行层间介质沉积以形成层间介质层，对层间介质层进行通孔刻蚀并填充导电金属形成硅基异质器件单片。上述方法实现了不同类型的垂直器件的高密度集成，显著提高了器件的性能、可靠性和集成度。
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公开(公告)号：CN110867373B
公开(公告)日：2023-02-17
申请号：CN201810989180.9
申请日：2018-08-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/306 , B82Y40/00
Abstract: 本发明实施例提供一种刻蚀方法，该方法包括：提供包括利用改性剂在半导体材料层的表面的选定区域上形成一个或若干个原子层厚度的改性层；以及去除所述改性层。该方法实现了对半导体加工时的刻蚀厚度的精确控制，同时提高了刻蚀速率。
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公开(公告)号：CN112652664B
公开(公告)日：2023-02-03
申请号：CN202011476859.1
申请日：2020-12-15
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L21/336
Abstract: 本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。
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公开(公告)号：CN110581095B
公开(公告)日：2021-12-24
申请号：CN201910924228.2
申请日：2019-09-27
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种刻蚀装置，包括：氧化修饰单元、刻蚀单元、清洁单元、传输单元和控制单元；其中，氧化修饰单元包括：第一腔室，设置在第一腔室内的第一监控组件，以及由第一监控组件进行监控的第一供给组件，第一供给组件与第一腔室连通；氧化修饰单元用于对晶片进行氧化处理；传输单元用于将晶片在第一腔室、第二腔室和第三腔室之间进行转移；控制单元分别与第一监控组件、第二监控组件、第三监控组件和传输单元连接，用于控制第一监控组件、第二监控组件和第三监控组件的工作状态，以及控制传输单元转移晶片。本刻蚀装置可批量进行各种数字化湿法刻蚀，以及能够对不同材料进行高选择性精细化刻蚀。同时，本发明还提供了一种刻蚀方法。
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