公开(公告)号：CN112652664B

公开(公告)日：2023-02-03

申请号：CN202011476859.1

申请日：2020-12-15

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  甘维卓 ,  张兆浩 ,  张永奎 ,  李俊杰 ,  殷华湘 ,  朱慧珑 ,  郭鸿

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。

公开(公告)号：CN110061060A

公开(公告)日：2019-07-26

申请号：CN201910072861.3

申请日：2019-01-25

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  李俊杰 ,  郭鸿 ,  甘维卓 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本申请提供了一种半导体器件和制作方法。该制作方法包括：在第一子层的部分表面上形成第二预半导体墙，第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，第一子层和第二子层形成衬底，第二子层位于第一子层的部分表面上，第一掺杂层的掺杂类型与第二掺杂层的掺杂类型相同，第一掺杂层的掺杂类型和第三掺杂层的掺杂类型相反。该制作方法形成的半导体结构中，第二掺杂层、金属层和第三掺杂层相当于源区，第一掺杂层相当于漏区，使得该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，使得Ion/Ioff可达到1010，使得器件具有较低的静态功耗和较高的驱动电流。

公开(公告)号：CN109920842A

公开(公告)日：2019-06-21

申请号：CN201910133218.7

申请日：2019-02-22

Applicant: 中国科学院微电子研究所

Inventor： 甘维卓 ,  张永奎 ,  李俊杰 ,  吴振华 ,  郭鸿 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L29/08 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明提供了一种冷源结构MOS晶体管及其制作方法。该冷源结构MOS晶体管包括：衬底；冷源结构，包括沿远离衬底方向顺序层叠的第一源区、金属接触层和第二源区；漏区，设置于冷源结构远离衬底的一侧，漏区和第二源区的掺杂类型与第一源区的掺杂类型相反；纳米线结构，设置于冷源结构与漏区之间，且分别与冷源结构和漏区连接；栅极结构，至少部分栅极结构环绕纳米线结构设置。上述冷源结构为N++掺杂半导体+金属+P++掺杂半导体的三明治结构，或P++掺杂半导体+金属+N++掺杂半导体的三明治结构，使冷源结构MOS晶体管能够具有较高的开关比(Ion/Ioff)和亚阈值摆幅(SS)，开关比能够达到108。

公开(公告)号：CN113745314B

公开(公告)日：2024-04-02

申请号：CN202110808593.4

申请日：2021-07-16

Applicant: 中国科学院微电子研究所

Inventor： 甘维卓 ,  吴振华 ,  许高博 ,  李俊杰 ,  殷华湘 ,  郭鸿

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/45 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种冷源MOS晶体管及制作方法。一种冷源MOS晶体管，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。本发明能够降低晶体管的亚阈值摆幅，同时提高开关电流比，还具有更高的集成度。

公开(公告)号：CN113745314A

公开(公告)日：2021-12-03

申请号：CN202110808593.4

申请日：2021-07-16

Applicant: 中国科学院微电子研究所

Inventor： 甘维卓 ,  吴振华 ,  许高博 ,  李俊杰 ,  殷华湘 ,  郭鸿

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/45 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明涉及一种冷源MOS晶体管及制作方法。一种冷源MOS晶体管，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。本发明能够降低晶体管的亚阈值摆幅，同时提高开关电流比，还具有更高的集成度。

公开(公告)号：CN110061060B

公开(公告)日：2022-06-24

申请号：CN201910072861.3

申请日：2019-01-25

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  李俊杰 ,  郭鸿 ,  甘维卓 ,  殷华湘 ,  朱慧珑 ,  王文武

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本申请提供了一种半导体器件和制作方法。该制作方法包括：在第一子层的部分表面上形成第二预半导体墙，第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，第一子层和第二子层形成衬底，第二子层位于第一子层的部分表面上，第一掺杂层的掺杂类型与第二掺杂层的掺杂类型相同，第一掺杂层的掺杂类型和第三掺杂层的掺杂类型相反。该制作方法形成的半导体结构中，第二掺杂层、金属层和第三掺杂层相当于源区，第一掺杂层相当于漏区，使得该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，使得Ion/Ioff可达到1010，使得器件具有较低的静态功耗和较高的驱动电流。

公开(公告)号：CN112652664A

公开(公告)日：2021-04-13

申请号：CN202011476859.1

申请日：2020-12-15

Applicant: 中国科学院微电子研究所

Inventor： 吴振华 ,  甘维卓 ,  张兆浩 ,  张永奎 ,  李俊杰 ,  殷华湘 ,  朱慧珑 ,  郭鸿

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

Abstract: 本发明提供了一种半导体器件及其制造方法、集成电路、电子设备。半导体器件可包括但不限于半导体衬底、纳米线沟道、金属栅、第一外延部、金属插层、第二外延部、栅极、源极以及漏极等。纳米线沟道形成于半导体衬底上，金属栅环绕设置于纳米线沟道周围。第一外延部形成于纳米线沟道上，金属插层环绕设置于第一外延部周围，第二外延部环绕设置于金属插层周围。栅极与金属栅连接，源极与第二外延部连接，漏极与半导体衬底连接。该集成电路包括本发明的半导体器件，电子设备包括本发明的半导体器件或集成电路。本发明能提供一种低亚阈值摆幅、高开关电流比的半导体晶体管，本发明提供的半导体晶体管具有开态电流高、漏电流低以及集成度高等优点。