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公开(公告)号：CN115985946A
公开(公告)日：2023-04-18
申请号：CN202310104444.9
申请日：2023-01-30
Applicant: 中国科学院微电子研究所 , 合肥国家实验室
IPC: H01L29/161 , H01L29/06 , H01L21/20
Abstract: 本发明提供了一种半导体器件以及制备方法，在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。
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公开(公告)号：CN115802870A
公开(公告)日：2023-03-14
申请号：CN202211682258.5
申请日：2022-12-26
Applicant: 中国科学院微电子研究所 , 合肥国家实验室
Abstract: 本申请提供了一种量子阱结构及其制造方法，包括衬底，在衬底上依次层叠第一势垒层、第一量子阱层、第二量子阱层、第二势垒层、顶栅，位于衬底上且与第一势垒层接触的底栅，位于第一量子阱层和第二量子阱层的第一侧侧壁的铝层，还包括位于第一量子阱层和第二量子阱层的第二侧侧壁的第一电极，位于第二量子阱层的第三侧侧壁的第二电极，第二侧侧壁和第三侧侧壁分别与第一侧侧壁相邻。通过量子阱层之间的耦合产生处于玻色‑爱因斯坦凝聚下的超流体相，由于在量子阱的侧壁上设置有铝层实现了将超流体相与超导引线耦合保证了耦合界面清晰，创造出了研究分数量子霍尔效应和超导‑超流体混合量子计算技术的高质量、界面清晰的量子阱结构。
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公开(公告)号：CN115692308A
公开(公告)日：2023-02-03
申请号：CN202211462897.0
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长高低温Ge层、GeSi反向渐变缓冲层和完全弛豫的GeSi应变弛豫层之后，将第二硅衬底上的GeSi应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底、高低温Ge层和GeSi反向渐变缓冲层，并减薄GeSi应变弛豫层，最后在减薄后的GeSi应变弛豫层上外延生长压应变锗层，实现高迁移率的压应变锗层GOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在压应变锗层中制备诸如但不限于压应变锗沟道等结构，为FD/GAAGOI器件提供优良衬底。
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公开(公告)号：CN114628314A
公开(公告)日：2022-06-14
申请号：CN202210244113.0
申请日：2022-03-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/762
Abstract: 本发明提供一种新型半导体器件的制备方法，包括：在第一衬底上形成防缺陷结构，其中，所述防缺陷结构包括叠层结构和图形化结构中的任意一种或两种的组合；在防缺陷结构上形成第一功能材料，以形成低缺陷衬底。本发明提供的新型半导体器件的制备方法，能够以叠层结构或者图形化结构降低膜层中的缺陷，同时，阻挡位错的移动，避免穿透位错的形成。
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公开(公告)号：CN114628313A
公开(公告)日：2022-06-14
申请号：CN202210244099.4
申请日：2022-03-11
Applicant: 中国科学院微电子研究所
IPC: H01L21/762 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种新型半导体器件的制备方法，包括：在第一衬底上依次形成第一膜层、第二膜层和键合膜层，以形成第一中间结构；其中，第二膜层的晶胞尺寸小于所述第一膜层的晶胞尺寸，所述键合膜层是由具有张应变特性的材料制备的膜层，以使所述第二膜层形成张应变；在第二衬底上依次形成电介质膜层和键合膜层，以形成第二中间结构；将所述第一中间结构和所述第二中间结构的键合膜层进行键合，以形成键合结构；将所述键合结构的第一衬底和第一膜层去除，以形成具有张应变的半导体器件衬底。本发明提供的新型半导体器件的制备方法，能够在栅极制备前形成具有应变的第二膜层，有利于提高沟道的迁移率，提升器件性能。
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Patent Agency Ranking
公开(公告)号：CN115763255A
公开(公告)日：2023-03-07
申请号：CN202211462896.6
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过先在第一硅衬底上沉积由二氧化硅和氮化硅交替层叠形成的叠层，并在叠层中刻蚀形成线条沟槽图案；之后填充锗硅材料，并在叠层的上方外延生长第一锗硅层，使外延第一锗硅层过程中产生的缺陷尽量多的限制在线条沟槽图案中，减少最后制备出的第一锗硅层内部的晶格缺陷。之后在第一锗硅层上方形成二氧化硅层或氮化硅层，对第一硅衬底、叠层、第一锗硅层及二氧化硅层或氮化硅层进行退火处理，以使第一锗硅层内部产生拉应力，再去除位于第一锗硅层上方的二氧化硅层或氮化硅层，实现高质量的SixGe1‑xOI衬底的制备。
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公开(公告)号：CN115410920A
公开(公告)日：2022-11-29
申请号：CN202211167385.1
申请日：2022-09-23
Applicant: 广东省大湾区集成电路与系统应用研究院 , 中国科学院微电子研究所
IPC: H01L21/336 , H01L21/02 , H01L21/18 , H01L29/16 , H01L29/78
Abstract: 本申请提供了一种半导体器件的制作方法以及半导体器件，该方法包括：首先，提供包括层叠的第一衬底以及第一预备衬底的第一基底，且提供包括层叠的第二衬底以及第一氧化层的第二基底；然后，去除部分第一预备衬底，剩余的第一预备衬底形成包括本体部以及间隔设置于本体部上的多个凸出部的第三衬底；之后，在第三衬底的远离第一衬底的表面上形成第二氧化层，且在第二氧化层的远离第三衬底的表面上键合第二基底，第一氧化层与第二氧化层接触；之后，去除键合后结构的第一衬底以及第三衬底的本体部和/或部分凸出部，得到预备结构；最后，在预备结构中的第二氧化层的裸露表面上形成器件结构，得到目标结构。保证了半导体器件的性能较好。
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公开(公告)号：CN116207134A
公开(公告)日：2023-06-02
申请号：CN202111446531.X
申请日：2021-11-30
Applicant: 中国科学院微电子研究所
IPC: H01L29/15 , H01L21/02 , H01L21/76 , H01L21/764 , H01L29/06
Abstract: 本发明提供了一种半导体结构及其制备方法，该半导体结构包括基底，基底上方形成锗虚拟衬底层，锗虚拟衬底层上方形成锗硅逆渐变缓冲层，锗硅逆渐缓冲层上方形成第一锗硅限制层，第一锗硅限制层上方形成锗量子阱层和硅量子阱层，锗量子阱层和硅量子阱层上方形成第二锗硅限制层，第二锗硅限制层上方形成硅帽层。通过两个锗硅限制层，同时将二维电子气和二维空穴气限制在由锗量子阱层和硅量子阱层组成的Si/Ge双层超晶格内，与主流CMOS工艺兼容。通过匹配应变锗量子阱层和硅量子阱层组成的Si/Ge双层超晶格中的空间间接激子，能够观察到质量不平衡电子空穴物理超流和玻色‑爱因斯坦凝聚，便于形成半导体量子点等结构进行物理超流和玻色‑爱因斯坦凝聚实验验证。
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公开(公告)号：CN116230532A
公开(公告)日：2023-06-06
申请号：CN202111478988.9
申请日：2021-12-06
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L21/336 , H01L29/775 , H01L29/78
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该制备方法先在虚拟衬底层上依次层叠形成至少一个叠层，每个叠层为采用高低温外延生长工艺先后形成的低温外延层和高温外延层，通过低温外延层来释放应变，使得含锗或/和含硅材料中的大部分位错和缺陷被限制在低温外延层。利用含锗或/和含硅材料的热膨胀系数在高低温生长过程中因温度变化导致不同的膨胀收缩比较大的特质，制备出张应变的叠层，利用低温外延层和高温外延层的刻蚀选择比不同，选择性刻蚀掉容纳位错质量较差的部分低温外延层，获得由支撑结构支撑的张应变的高温外延层，使形成的张应变的高温外延层具有更高的载流子迁移率优点，利于制备高载流子迁移率的发光器件和MOS器件。
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公开(公告)号：CN115763256A
公开(公告)日：2023-03-07
申请号：CN202211462898.5
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过在第二硅衬底上依次生长SiGe弛豫缓冲层和完全弛豫的SiGe应变弛豫层之后，将第二硅衬底上的SiGe应变弛豫层键合在第一硅衬底上的电介质层上，之后再去除第一硅衬底和SiGe弛豫缓冲层，并减薄SiGe应变弛豫层，最后在减薄后的SiGe应变弛豫层上外延生长拉应变硅层，实现高迁移率的拉应变硅层SOI结构，同时制造出高迁移率、少杂质沾污、低杂质沾污、高质量叠层结构以及沟道结构的全新纳米片基片平台。便于后续根据应用场景在拉应变硅层中制备诸如但不限于拉应变硅沟道等结构，为FD/GAAOI器件提供优良衬底。
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