公开(公告)号：CN105512059B

公开(公告)日：2018-08-07

申请号：CN201510857505.4

申请日：2011-06-21

申请人： 瑞萨电子株式会社

发明人： 佐藤纯桂 ,  本田信彦

IPC分类号： G06F13/16 ,  G11C7/10 ,  G11C11/406

CPC分类号： G11C7/1072 ,  G06F13/1636 ,  G06F13/1689 ,  G06F13/4234 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40611 ,  G11C11/40615 ,  G11C2211/4061

摘要： 本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令,存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令,抑制在校准命令发出后规定时间内发出刷新命令。

公开(公告)号：CN108242248A

公开(公告)日：2018-07-03

申请号：CN201711317506.5

申请日：2017-12-12

申请人： 爱思开海力士有限公司

发明人： 李宇荣 ,  洪德和 ,  金正贤 ,  车载熏 ,  黄正太

IPC分类号： G11C11/408

CPC分类号： G11C11/408 ,  G11C8/04 ,  G11C8/06 ,  G11C11/406 ,  G11C11/4082

摘要： 一种存储器件可以包括：第一锁存部分和第二锁存部分，其被配置为分别储存目标地址和最新输入地址；比较单元，其被配置为将输入地址与分别储存在第一锁存部分和第二锁存部分中的目标地址和最新输入地址进行比较，并输出结果信号；计数部分，其被配置为响应于结果信号来增加与储存在第二锁存部分中的最新地址相对应的计数；以及控制单元，其被配置为响应于结果信号来检查计数部分的计数并将输入地址更新到第二锁存部分。

公开(公告)号：CN107545917A

公开(公告)日：2018-01-05

申请号：CN201710034508.7

申请日：2017-01-18

申请人： 爱思开海力士有限公司

发明人： 李炳喆

IPC分类号： G11C8/08

CPC分类号： G11C11/4094 ,  G11C8/14 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/4074 ,  G11C11/4085 ,  G11C11/4087 ,  G11C11/4091

摘要： 一种存储器件可以包括：多个单元区块，所述多个单元区块以多个行和列来布置；多个第一驱动器，每个第一驱动器设置在所述多个单元区块的对应单元区块的左侧，并且被配置为驱动对应单元区块的第一子字线；以及多个第二驱动器，每个第二驱动器设置在所述多个单元区块的对应单元区块的右侧，并且被配置为驱动对应单元区块的第二子字线，其中，在激活操作期间，在所述多个单元区块之中，设置在奇数列的单元区块的子字线或设置在偶数列的单元区块的子字线被选择性地激活。

公开(公告)号：CN107527647A

公开(公告)日：2017-12-29

申请号：CN201710478004.4

申请日：2017-06-21

申请人： 三星电子株式会社

发明人： 安成悟 ,  姜锡龙 ,  柳慧承 ,  郑载勋

IPC分类号： G11C11/406

CPC分类号： G11C11/1693 ,  G06F11/1004 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/222 ,  G11C11/161 ,  G11C11/4076 ,  G11C11/4093 ,  G11C13/0007 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C11/406

摘要： 一种半导体存储器件的延迟电路包括延迟链、第一相位转换器和第二相位转换器。延迟链连接在输入端子和输出端子之间，包括2N个延迟单元，并延迟第一中间信号以产生第二中间信号。第一相位转换器连接到输入端子，并且向延迟链提供第一中间信号，其中第一中间信号是通过响应于控制信号将输入信号的相位反相或者通过保持输入信号的相位而产生的。第二相位转换器连接到输出端子，并且通过响应于控制信号将第二中间信号的相位反相或通过保持第二中间信号的相位而产生输出信号。

公开(公告)号：CN107492392A

公开(公告)日：2017-12-19

申请号：CN201611242148.1

申请日：2016-12-29

申请人： 爱思开海力士有限公司

发明人： 金六姬

IPC分类号： G11C11/406 ,  G11C11/408 ,  G11C11/409 ,  G11C11/4094

CPC分类号： G11C11/4093 ,  G11C11/40611 ,  G11C11/4072 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4085 ,  G11C11/4087 ,  G11C11/4094 ,  G11C11/4096 ,  G11C2211/4068 ,  G11C11/406 ,  G11C11/409

摘要： 一种半导体存储器件包括：弱单元控制器，用于：编程弱单元信息，响应于初始化信号或写入结束信号而输出弱单元信息，以及每当输出弱单元信息时输出读取结束信号；存储单元阵列区域，其包括用于响应于行激活信号和列选择信号来储存数据的存储单元，并且包括用于储存弱单元信息的第一单元区域；信息传输控制电路，用于响应于初始化信号而基于通过使用读取结束信号产生的列计数信号来产生列地址，并且每当列计数信号达到预定值时产生行地址；行电路，用于使能行激活信号；以及列电路，用于通过解码列地址来输出列选择信号。

公开(公告)号：CN104599705B

公开(公告)日：2017-08-22

申请号：CN201410338456.9

申请日：2014-07-16

申请人： 台湾积体电路制造股份有限公司

发明人： 池育德 ,  郭政雄 ,  李谷桓 ,  刘建瑛

IPC分类号： G11C11/406

CPC分类号： G11C7/20 ,  G11C5/02 ,  G11C11/1659 ,  G11C11/1677 ,  G11C11/406 ,  G11C13/0033 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0076

摘要： 本发明公开了利用刷新操作编程和擦除存储单元的方法和系统。系统包括选择模块、处理模块和刷新模块。在方法中，首先，从存储器件中的多个存储单元中选择目标存储单元。之后，通过将选择电压施加至属于矩阵的线的目标存储单元和位置相关的存储单元，编程或擦除属于矩阵的线的目标存储单元。然后，实施刷新操作以刷新位置相关的存储单元。本发明包括存储器件。

公开(公告)号：CN107077882A

公开(公告)日：2017-08-18

申请号：CN201580001215.8

申请日：2015-05-04

申请人： 华为技术有限公司

发明人： 肖世海 ,  黄永兵 ,  何睿

IPC分类号： G11C11/406

CPC分类号： G11C29/783 ,  G11C11/403 ,  G11C11/406 ,  G11C11/40607 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622 ,  G11C11/4091

摘要： 一种DRAM刷新方法、装置和系统，通过在刷新指令中指定一个刷新块block中需要刷新的区域，从而实现对DRAM存储整列的指定位置进行刷新，该方法包括：DRAM刷新装置接收来自内存控制器的刷新指令，所述刷新指令包括待刷新的block的标识，以及用于指示待刷新的区域的刷新信息(S902)，所述刷新指令用于指示所述DRAM刷新装置刷新所述待刷新的block中的所述待刷新的区域；所述DRAM刷新装置根据所述标识和所述刷新信息，生成所述待刷新的block中待刷新的bank行的地址(S904)；所述DRAM刷新装置刷新所述待刷新的block中所述bank行的地址对应的位置(S906)。从而缩短了DRAM存储器的刷新时间，降低了刷新功耗，且使刷新操作更加灵活，保证数据完整性的前提下，节省了系统资源的消耗。

公开(公告)号：CN104115229B

公开(公告)日：2017-03-08

申请号：CN201180076444.8

申请日：2011-12-23

申请人： 英特尔公司

发明人： B.多伦伊 ,  K.舍马克

IPC分类号： G11C11/4063 ,  G11C11/406 ,  G11C11/402 ,  G11C5/02

CPC分类号： G06F12/00 ,  G06F13/1668 ,  G11C5/025 ,  G11C7/04 ,  G11C7/10 ,  G11C11/402 ,  G11C11/406 ,  G11C11/4063 ,  G11C11/4076 ,  G11C11/4096 ,  G11C2207/2254

摘要： 动态存储器性能调节。存储器设备的实施例包括存储器栈，其包括耦合的存储器元件，这些存储器元件包括多个列，该多个列包括第一列和第二列；和逻辑设备，其包括存储器控制器。该存储器控制器确定与对第一列的读请求和对第二列的读请求有关的数据信号之间的失准量，并且在确定第一列与第二列之间的失准大于阈值时，存储器控制器在对于第一列的数据信号与对于第二列的数据信号之间插入时移。

公开(公告)号：CN106030718A

公开(公告)日：2016-10-12

申请号：CN201580010678.0

申请日：2015-09-25

申请人： 克劳帕斯科技有限公司

发明人： H·栾 ,  B·贝特曼 ,  V·阿克赛尔拉德 ,  C·程

IPC分类号： G11C11/34

CPC分类号： H01L27/1027 ,  G11C11/39 ,  G11C11/4026 ,  G11C11/406 ,  H01L21/76 ,  H01L27/1023 ,  H01L29/66363 ,  H01L29/87

摘要： 本发明公开了一种使用垂直闸流晶体管的易失性存储器阵列，同时公开了操作该阵列以读取、写入、保持和刷新其中存储的数据的方法。

公开(公告)号：CN101884033B

公开(公告)日：2016-09-28

申请号：CN200880105724.5

申请日：2008-08-28

申请人： 提琴存储器公司

发明人： 马克西姆·阿德尔曼 ,  乔恩·C·R·班尼特

IPC分类号： G06F12/00

CPC分类号： G11C11/4076 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F3/0608 ,  G06F3/064 ,  G06F3/0652 ,  G06F3/0688 ,  G06F3/0689 ,  G06F2212/7202 ,  G11C5/04 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/4074 ,  G11C2211/4067 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D50/20

摘要： 本发明描述了一种存储系统，在所述存储系统中，多个存储模块与存储控制器连接。依赖于所述存储模块所执行的功能，每一个存储模块的功率状态受到控制。当在特定的存储模块上没有正在执行读取或写入操作时，则可以使电路的至少一部分以低功率模式运行。通过禁用时钟可将与所述存储模块相关联的存储电路置于低功率模式。可通过在所述存储电路处于低功率模式的同时发布刷新指令来保证所述存储电路的数据完整性，所述刷新指令通过如下方式发布：启用时钟，发布刷新指令，以及在所述刷新操作完成之后禁用时钟。