公开(公告)号：CN104298608B

公开(公告)日：2017-08-15

申请号：CN201410339324.8

申请日：2014-07-16

申请人： 英飞凌科技股份有限公司

发明人： L·阿纳斯塔索维

IPC分类号： G06F12/02 ,  G06F13/16

CPC分类号： G06F12/0207 ,  G06F12/0646 ,  G06F12/10 ,  G06F13/1684 ,  G09G5/395 ,  G09G2360/123 ,  G11C8/12 ,  G11C11/4082

摘要： 本发明涉及使用地址位重排列的存储器访问，具体公开了一种设备，该设备包括：存储器，具有使用地址位可寻址的区块阵列；以及重排列电路，被耦合至存储器并且被配置用于重排列地址位，以使得在存储器访问期间数据区块被虚拟地重新布置。

公开(公告)号：CN104035878A

公开(公告)日：2014-09-10

申请号：CN201410069124.5

申请日：2014-02-27

申请人： 索尼公司

发明人： 中西健一 ,  藤波靖 ,  石井健 ,  岩城宏行 ,  森健太郎

IPC分类号： G06F12/02 ,  G06F12/08

CPC分类号： G11C11/40622 ,  G06F12/0246 ,  G06F2212/7208 ,  G11C7/1063 ,  G11C7/109 ,  G11C11/1653 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/4082 ,  G11C11/4096

摘要： 本发明涉及存储控制器件及其相关的存储器件、信息处理系统以及在这些器件中使用的存储控制方法。所述存储控制器件包括：部分单位缓冲器，其用于保持被指定到部分单位的至少一个数据，存储器的写入单位被划分成多个所述部分单位；以及请求生成部，其用于即使在所述存储器指示任一部分单位处于繁忙状态的情况下，在所述部分单位缓冲器能够保持被指定到该部分单位的数据时，仍生成所述存储器的所述写入单位的写入请求。根据本发明，即使在一部分写入单位被置于繁忙状态时也能够尽可能地继续进行写入处理操作。

公开(公告)号：CN1343987B

公开(公告)日：2010-05-05

申请号：CN01125164.6

申请日：2001-08-30

申请人： 三星电子株式会社

发明人： 李东阳

IPC分类号： G11C11/34

CPC分类号： G11C7/1084 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/109 ,  G11C7/22 ,  G11C7/222 ,  G11C8/18 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

摘要： 一种半导体存储器件，包括时钟存储器，它接收外部时钟信号，并产生频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号。地址缓冲器、命令信号缓冲器和/或寄存器在第一内部时钟信号的一上升沿或下降沿处接收各输入信号。另一方面，数据缓冲器在第二内部时钟信号的一上升沿或下降沿处输入/输出数据。

公开(公告)号：CN100487815C

公开(公告)日：2009-05-13

申请号：CN03810811.9

申请日：2003-03-13

申请人： 英特尔公司

发明人： S·库鲁帕蒂

IPC分类号： G11C7/10 ,  G11C11/4093 ,  G11C11/408 ,  G11C11/15

CPC分类号： G11C7/1087 ,  G11C7/1078 ,  G11C11/4082 ,  G11C11/4087 ,  G11C11/4093

摘要： 本发明提供一种用于最大化DRAM存储器带宽的系统和方法。该系统包括存储多个数据单元的多个缓冲器，与该缓冲器耦合的选择器，用于选择缓冲器将数据单元存储于其中，以及与该缓冲器耦合的逻辑，以根据其中存储有数据单元的缓冲器调度相对应的多个存储体之一的一个访问。该系统接收数据单元，根据数据单元的至少一部分计算索引，根据该索引选择缓冲器以便在其中存储该数据单元，将该数据单元存储在所选择的缓冲器中，根据该索引调度存储体访问，从所选择的缓冲器中读出数据单元，并访问该存储体。

公开(公告)号：CN1941185A

公开(公告)日：2007-04-04

申请号：CN200610131703.3

申请日：2006-09-29

申请人： 海力士半导体有限公司

发明人： 金志烈 ,  辛范柱

IPC分类号： G11C11/408

CPC分类号： G11C7/1072 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/225 ,  G11C8/06 ,  G11C11/4076 ,  G11C11/4082

摘要： 一种使用于半导体存储装置中的内部信号产生器，其包括一内部读地址产生单元及一内部写地址产生单元。该内部读地址产生单元藉由将一外部地址延迟一短于一藉由半导体存储装置设定的附加延时的预定延时而产生多个读取延迟地址，并选择所述读取延迟地址中之一，藉此输出一内部读地址。该内部写地址产生单元藉由将该内部读地址延迟一短于一藉由该半导体存储装置设定的行地址选通(CAS)延时的预设延时而产生多个写入延迟地址，并选择所述写入延迟地址中之一，藉此输出一内部写地址。

公开(公告)号：CN1723506A

公开(公告)日：2006-01-18

申请号：CN03810811.9

申请日：2003-03-13

申请人： 英特尔公司

发明人： S·库鲁帕蒂

IPC分类号： G11C7/10 ,  G11C11/4093 ,  G11C11/408 ,  G11C11/15

CPC分类号： G11C7/1087 ,  G11C7/1078 ,  G11C11/4082 ,  G11C11/4087 ,  G11C11/4093

摘要： 本发明提供一种用于最大化DRAM存储器带宽的系统和方法。该系统包括存储多个数据单元的多个缓冲器，与该缓冲器耦合的选择器，用于选择缓冲器将数据单元存储于其中，以及与该缓冲器耦合的逻辑，以根据其中存储有数据单元的缓冲器调度相对应的多个存储体之一的一个访问。该系统接收数据单元，根据数据单元的至少一部分计算索引，根据该索引选择缓冲器以便在其中存储该数据单元，将该数据单元存储在所选择的缓冲器中，根据该索引调度存储体访问，从所选择的缓冲器中读出数据单元，并访问该存储体。

公开(公告)号：CN1627521A

公开(公告)日：2005-06-15

申请号：CN200410100687.2

申请日：2004-12-08

申请人： 尔必达存储器株式会社 ,  株式会社日立ULSI系统 ,  株式会社日立制作所

发明人： 藤泽宏树 ,  久保内修一

IPC分类号： H01L27/10 ,  H01L27/108 ,  G11C11/34

CPC分类号： G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

摘要： 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写aDDRess。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的aDDRess作为列aDDRess的电路。该半导体集成电路器件响应接通的列选择控制信号而对列aDDRess执行写操作。

公开(公告)号：CN1404147A

公开(公告)日：2003-03-19

申请号：CN02141423.8

申请日：2002-08-30

申请人： 株式会社东芝

发明人： 中山笃 ,  行川敏正

IPC分类号： H01L27/00 ,  G11C11/34

CPC分类号： G11C7/222 ,  G11C7/22 ,  G11C8/08 ,  G11C8/10 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4087 ,  H03K19/00323 ,  H03K19/00369 ,  H03K2005/00123 ,  H03K2005/0013

摘要： 采用本发明的电子电路包含：第1延迟补偿电路，被提供第1电源电压，被输入第1信号，输出延迟了第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1信号，输出延迟了第2规定时间的第2输出信号；第1逻辑电路，被提供第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1逻辑结果；第2逻辑电路，被提供第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。

公开(公告)号：CN108831512A

公开(公告)日：2018-11-16

申请号：CN201810543096.4

申请日：2014-10-15

申请人： 拉姆伯斯公司

发明人： F·A·韦尔 ,  S·拉简

IPC分类号： G11C5/04 ,  G11C5/06 ,  G11C7/10 ,  G11C11/408 ,  G11C11/4093 ,  G06F1/18 ,  G06F13/16 ,  G06F13/40 ,  G06F15/78 ,  H05K1/11 ,  H05K1/18

CPC分类号： H05K1/11 ,  G06F1/184 ,  G06F13/1694 ,  G06F13/4068 ,  G06F15/7803 ,  G11C5/04 ,  G11C5/06 ,  G11C7/10 ,  G11C11/4082 ,  G11C11/4093 ,  H05K1/181 ,  H05K2201/10159 ,  H05K2201/10189

摘要： 本申请的各实施例涉及负载减小的存储模块。本文描述的实施例描述了用于存储系统的技术。存储系统的一个实施方式包括具有多个模块插槽的母板基板，每一个模块插槽都由存储模块填充。第一集合的数据线设置在母板基板上并耦合至模块插槽。第一集合的数据线包括耦合在存储控制器和第一插槽之间的点对点数据线的第一子集以及耦合在存储控制器和第二插槽之间的点对点数据线的第二子集。第二集合的数据线被设置在母板基板上并耦合在第一插槽和第二插槽之间。第一和第二集合的数据线可以构成存储通道。

公开(公告)号：CN107507637A

公开(公告)日：2017-12-22

申请号：CN201710841231.9

申请日：2017-09-18

申请人： 深圳市江波龙电子有限公司

发明人： 肖浩 ,  李志雄 ,  邓恩华 ,  吴方 ,  卢浩 ,  龙红卫

IPC分类号： G11C5/02 ,  G11C5/14 ,  G11C11/4074 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14 ,  G11C11/408 ,  G11C11/409

CPC分类号： G11C5/025 ,  G11C5/14 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14 ,  G11C11/4074 ,  G11C11/4082 ,  G11C11/409

摘要： 本发明适用于电子领域，提供了一种低功耗双列直插式存储器及其增强驱动方法，该存储器为可插拔双列直插式结构，兼容DDR内存接口，存储器基于低功耗内存芯片的DDR4 SO-DIMM接口以信号完整性和电源完整性为原则做如下引脚分配：存储器的电源引脚和接地引脚通过对DDR4 SO-DIMM接口的数据线、控制线和地址线的两端从新分配得到，使布线时数据线、控制线、地址线通过电源引脚和接地引脚隔离；存储器的电源引脚和接地引脚按一定的比例进行分配。本发明利用了现有的笔记本内存接口规格DDR4 SO-DIMM，将LPDDR2/3/4定义在此接口规范上，实现低功耗、大容量以及即插即用的需求。