公开(公告)号：CN105139889B

公开(公告)日：2019-07-26

申请号：CN201510155699.3

申请日：2015-04-03

Applicant: 旺宏电子股份有限公司

Inventor： 张坤龙 ,  陈耕晖 ,  陈张庭

IPC: G11C16/06

CPC classification number: G06F9/00 ,  G06F1/12 ,  G11C7/22 ,  G11C7/222 ,  G11C7/225 ,  G11C16/00 ,  G11C29/023

Abstract: 本发明为一种非挥发式存储器装置、使频率信号同步的电路，以及在非挥发式存储器装置内配置信号延迟的方法。在非挥发式存储器装置内配置信号延迟的方法包含以下步骤：接收一外部频率信号；提供一数据选通信号，该数据选通信号代表存储在该非挥发性存储器内的数据可供存取，该数据选通信号相对于该外部频率信号具有一可调整的信号延迟；以及提供一存储器操作指令至该非挥发式存储器装置，进而调整该信号延迟。

公开(公告)号：CN109712661A

公开(公告)日：2019-05-03

申请号：CN201811073495.5

申请日：2018-09-14

Applicant: 三星电子株式会社

Inventor： 金荣勋 ,  金始弘

IPC: G11C16/32

CPC classification number: G11C11/4093 ,  G11C5/025 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/222 ,  G11C11/4076 ,  G11C11/4091 ,  G11C29/028 ,  G11C2207/105 ,  G11C2207/107 ,  G11C2207/2254

Abstract: 一种半导体存储器装置包括存储器磁芯，其执行数据的读取和写入；数据传递和训练块，其连接在第一焊盘与存储器磁芯之间；以及至少一个数据传递、时钟生成和训练块，其连接在至少一个第二焊盘与存储器磁芯之间。在第一训练操作中，所述数据传递和训练块通过所述第一焊盘输出通过所述第一焊盘接收的第一训练数据作为第二训练数据。在第二训练操作中，所述数据传递和训练块中的至少一个通过所述第一焊盘中的至少一个输出通过所述至少一个第二焊盘接收的第三训练数据作为第四训练数据。第二训练数据和第四训练数据与通过至少一个第二焊盘输出的读数据选通信号同步输出。

公开(公告)号：CN108958644A

公开(公告)日：2018-12-07

申请号：CN201810156840.5

申请日：2018-02-24

Applicant: 爱思开海力士有限公司

Inventor： 金宽东

IPC: G06F3/06 ,  G11C29/40 ,  G11C29/42

CPC classification number: G06F3/0659 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0647 ,  G06F3/0656 ,  G06F3/0683 ,  G06F11/1048 ,  G06F11/1068 ,  G11C5/04 ,  G11C7/1057 ,  G11C7/1084 ,  G11C7/222 ,  G11C29/52 ,  G11C2029/0411 ,  G06F3/0607 ,  G06F2003/0691 ,  G11C29/40 ,  G11C29/42

Abstract: 一种存储模块包括：存储器件；数据缓冲器，适用于接收从存储器控制器传送来的写入数据以及将读取数据传输给存储器控制器；缓冲器控制信号发生电路，适用于通过使用从存储器控制器传送来的命令来产生用于控制数据缓冲器的缓冲器控制信号；命令延迟电路，适用于在读取操作和写入操作中通过将命令延迟缓冲器控制信号发生电路的延迟量来产生有效命令；数据处理电路，适用于响应于有效命令而处理从数据缓冲器传送来的写入数据并将处理过的写入数据传送给存储器件，以及处理从存储器件传送来的读取数据并将处理过的读取数据传送给数据缓冲器；以及命令缓冲电路，适用于将有效命令传送给存储器件。

公开(公告)号：CN108780659A

公开(公告)日：2018-11-09

申请号：CN201780013131.5

申请日：2017-02-09

Applicant: ARM有限公司

Inventor： 巴尔·S·桑德胡 ,  塞扎里·皮耶奇克 ,  罗伯特·坎贝尔·艾特肯 ,  乔治·麦克尼尔·拉蒂摩尔

IPC: G11C13/00 ,  G11C7/08 ,  G11C7/06

CPC classification number: G11C7/222 ,  G11C7/062 ,  G11C7/08 ,  G11C13/0007 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0042 ,  G11C2013/0045 ,  G11C2013/0078 ,  G11C2013/009 ,  G11C2213/15 ,  H03F3/45179 ,  H03F2200/222 ,  H03F2200/471 ,  H03F2203/45044

Abstract: 概括地说，本技术的实施例提供了一种放大电路，所述放大电路包括读出放大器和被配置为向读出放大器提供信号的至少一个相关电子开关(CES)。所述读出放大器根据所述CES元件提供的信号来输出放大版本的输入信号。所述CES元件提供的信号取决于所述CES材料的状态。所述CES元件向所述读出放大器提供稳定的阻抗，这可以提高从位线读取数据的可靠性，并减少读取期间引入的误差的数量。

公开(公告)号：CN108665918A

公开(公告)日：2018-10-16

申请号：CN201710811768.0

申请日：2017-09-11

Applicant: 爱思开海力士有限公司

Inventor： 金雄来 ,  李相权

IPC: G11C5/14

CPC classification number: G11C7/1057 ,  G06F1/325 ,  G11C7/062 ,  G11C7/222

Abstract: 一种半导体器件包括：缓冲器控制电路，其适用于响应于掉电模式信号和检测脉冲而产生缓冲器控制信号；第一缓冲器电路，其适用于通过在掉电模式下根据响应于缓冲器控制信号而产生的选择信号缓冲芯片选择信号，来产生第一内部芯片选择信号；以及检测脉冲产生电路，其适用于响应于第一内部芯片选择信号而产生检测脉冲。

公开(公告)号：CN103489472B

公开(公告)日：2018-07-10

申请号：CN201310228537.9

申请日：2013-06-08

Applicant: 恩智浦美国有限公司

Inventor： 赫马·拉马穆尔蒂 ,  拉万德拉拉吉·拉马拉朱

IPC: G11C8/18

CPC classification number: G11C8/10 ,  G11C7/222 ,  G11C8/08 ,  G11C8/18

Abstract: 公开了具有锁存预解码器电路的时钟控制的存储器。一种存储器（10）包括具有有多个字线（WL）的存储器阵列（12）、多个锁存预解码器（18）、以及字线驱动器逻辑（14）。每个锁存预解码器接收时钟信号（CLK）和多个地址信号（A0，A0b），并且，响应于所述时钟信号的时钟周期的第一沿来锁存所述多个地址信号的逻辑函数的结果，以及响应于所述时钟信号的所述时钟周期的第二沿来提供预定值，其中，响应所述第二沿，所述多个锁存预解码器的每个锁存解码器提供相同的预定值。字线驱动器逻辑响应于所述锁存结果有选择性地激活所述多个字线中的所选字线。

公开(公告)号：CN108241584A

公开(公告)日：2018-07-03

申请号：CN201711388813.2

申请日：2017-12-21

Applicant: 德克萨斯仪器股份有限公司

Inventor： N·卡雷 ,  R·苏瓦纳 ,  G·A·诺斯 ,  M·索尼

IPC: G06F13/10 ,  G06F13/40

CPC classification number: G11C7/222 ,  H03K19/00392 ,  G06F13/102 ,  G06F13/4063

Abstract: 本申请涉及用于同步在高速与低速时钟域之间的数据传送的集成电路、方法和接口电路。所公开的示例包含用于在快时钟域中的第一寄存器(110)与慢时钟域中的第二寄存器(140)之间传送数据的接口电路(100)，该接口电路包含：可重置同步器(150)，其用于提供与慢时钟信号(SLOW_CLK)同步的经同步起始信号(S2)以根据写请求信号(BUS_WR)来开始从第一寄存器(110)到第二寄存器(140)的写入；脉冲发生器电路(155)，其用于根据经同步起始信号(S2)来提供写启用脉冲信号(WR_EN)；写控制电路(144)，其用于根据写启用脉冲信号(WR_EN)来选择性地将第一寄存器(110)的输出端(112)连接到第二寄存器(140)的输入端(141)，以将数据从第一寄存器(110)写入到第二寄存器(140)；以及双重双稳态门(120)，其用于根据写请求信号(BUS_WR)来提供与快时钟信号(FAST_CLK)同步的重置信号(RESET)，以将任何先前未决的写请求清除并开始新的写操作。

公开(公告)号：CN107863121A

公开(公告)日：2018-03-30

申请号：CN201710849929.5

申请日：2017-09-20

Applicant: 爱思开海力士有限公司

Inventor： 金龙燮

IPC: G11C7/10

CPC classification number: G11C7/22 ,  G11C5/144 ,  G11C7/10 ,  G11C7/1093 ,  G11C7/1096 ,  G11C7/222

Abstract: 一种半导体存储装置包括：写入控制电路，其适用于在写入操作中响应于写入电压的电压电平来产生写入取消信号和重写信号；以及驱动电路，其适用于在写入操作中响应于写入取消信号和重写信号来将数据传输到数据储存区域。

公开(公告)号：CN107835988A

公开(公告)日：2018-03-23

申请号：CN201680041058.8

申请日：2016-07-08

Applicant: 高通股份有限公司

Inventor： D·韦斯特 ,  V·斯里尼瓦斯 ,  M·布鲁诺利 ,  J·徐

IPC: G06F13/16

CPC classification number: G06F13/1689 ,  G06F13/4068 ,  G06F2213/0038 ,  G11C7/222 ,  H03L7/0807 ,  Y02D10/14 ,  Y02D10/151

Abstract: 公开了用于自适应通信接口中的方法、装置和系统。提供了一种自适应通信接口，其中，在高速操作模式中提供的高速时钟在低功率操作模式中被抑制。在低功率操作模式中，低速命令时钟用于存储器设备与片上系统、应用处理器或其他设备之间的数据传递。一种用于操作自适应通信接口的方法可包括：使用第一时钟信号来控制至存储器设备的命令在命令总线上的传输。在第一操作模式中，第一时钟信号控制在自适应通信接口上的数据传输。在第二操作模式中，第二时钟信号控制在自适应通信接口上的数据传输。第二时钟信号的频率可大于第一时钟信号的频率。

公开(公告)号：CN104282325B

公开(公告)日：2018-02-16

申请号：CN201410190606.6

申请日：2014-05-07

Applicant: 恩智浦美国有限公司

Inventor： J·G·盖尔

IPC: G11C7/10

CPC classification number: G11C7/222 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/1066

Abstract: 一种存储器(14或24)包括存储器阵列(18或26)、读取电路(20或28)和选通发生器(22或30)。所述读取电路被配置用于响应于读取请求提供来自所述存储器阵列的读取数据，其中所述读取电路根据第一时钟提供所述读取数据。所述选通发生器被配置用于提供所述读取数据的选通信号，其中所述选通发生器根据第二时钟提供所述选通信号。所述第二时钟以30度到150度的范围内的相位与所述第一时钟异相。