-
公开(公告)号：CN1770061A
公开(公告)日：2006-05-10
申请号：CN200510120122.5
申请日：2005-11-04
申请人： 三星电子株式会社
发明人： 李东阳
CPC分类号： G11C7/1051 , G11C7/1066
摘要： 本发明的存储系统、存储器、存储控制器及其方法具有降低的功率消耗。在待机状态，所述存储系统、存储器、存储控制器及其方法可以将数据选通信号转变为有效逻辑电平。所述有效逻辑电平可以比与高阻电平相关联的逻辑电平更低，诸如使总线关闭或与地电压相连接的逻辑电平。在所述存储器中不需要使用延迟锁定电路。
-
公开(公告)号：CN1516192A
公开(公告)日：2004-07-28
申请号：CN200310122356.4
申请日：2003-12-19
申请人： 三星电子株式会社
发明人： 李东阳
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C7/12 , G11C7/22 , G11C11/4076
摘要： 当输入带有自动预充电功能的读写指令时，半导体器件进行读写操作。直到经过预定的自动预充电延迟时间时，半导体器件才执行自动预充电操作。因此，能够在使用带有自动预充电功能的读写指令的同时，执行页面模式。
-
公开(公告)号：CN1485858A
公开(公告)日：2004-03-31
申请号：CN03147276.1
申请日：2003-07-11
申请人： 三星电子株式会社
IPC分类号： G11C11/4063
CPC分类号： G11C11/4074 , G11C5/147 , G11C7/22 , G11C7/222
摘要： 提供了能够选择功率下降退出速度和节电模式的半导体集成电路和存储器件及其方法。该存储器件包括用于响应于功率下降命令而产生功率下降信号的命令解码器，用于存储功率下降退出信息的模式寄存器(MRS)，用于产生与外部时钟信号相同步的内部时钟信号的诸如DLL或者PLL电路的时钟同步电路，以及用于控制该DLL或者PLL电路的控制器。在存储器件的功率下降退出中，能够在快速唤醒时间和慢速唤醒时间之间选择功率下降退出信息。
-
公开(公告)号：CN1345070A
公开(公告)日：2002-04-17
申请号：CN01125533.1
申请日：2001-08-10
申请人： 三星电子株式会社
IPC分类号： G11C11/401 , G11C11/41 , G11C7/00 , H01L27/108
CPC分类号： G11C7/1084 , G11C7/1006 , G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/1072 , G11C7/1078 , G11C11/4096
摘要： 提供了一种在一存储系统中可以混合具有不同结构的存储模块的同步DRAM和包括该同步DRAM的存储系统。该同步DRAM包括在写入期间接收用于掩蔽输入数据的数据掩蔽信号的数据掩蔽引脚,并且在读取期间通过该数据掩蔽引脚输出与数据选通信号相同的信号。同步DRAM还包括用于缓冲从数据掩蔽引脚接收的数据掩蔽信号并且将其输出到一内部电路的数据掩蔽信号输入缓冲器,和用于缓冲内部产生的内部数据选通信号并且将其输出到数据掩蔽引脚的辅助数据选通信号输出缓冲器。另外,该同步DRAM还包括一可以外部控制的模式寄存器,并且辅助数据选通信号输出缓冲器由该模式寄存器的一输出信号控制。
-
公开(公告)号：CN102486931A
公开(公告)日：2012-06-06
申请号：CN201110412500.2
申请日：2011-11-30
申请人： 三星电子株式会社
IPC分类号： G11C8/16
CPC分类号： G11C5/063 , H01L25/0657 , H01L2225/06541 , H01L2225/06565 , H01L2924/0002 , H01L2924/00
摘要： 公开了一种多通道半导体存储器装置以及包括该装置的半导体装置。所述半导体存储器装置包括安装在封装件内的多个通道存储器，并能够最小化或减少硅通孔的数量。关于所述半导体存储器装置，通过共享总线施加关于两个或更多个通道的行命令或行地址。半导体存储器装置能够通过减少硅通孔的数量来减少裸片大小的开销。还提供了一种使用共享总线来驱动包括多个存储器的多通道半导体存储器装置的方法。
-
公开(公告)号：CN100550198C
公开(公告)日：2009-10-14
申请号：CN200310122356.4
申请日：2003-12-19
申请人： 三星电子株式会社
发明人： 李东阳
IPC分类号： G11C11/4063 , G11C11/4091
CPC分类号： G11C7/12 , G11C7/22 , G11C11/4076
摘要： 当输入带有自动预充电功能的读写指令时，半导体器件进行读写操作。直到经过预定的自动预充电延迟时间时，半导体器件才执行自动预充电操作。因此，能够在使用带有自动预充电功能的读写指令的同时，执行页面模式。
-
公开(公告)号：CN1214396C
公开(公告)日：2005-08-10
申请号：CN01125533.1
申请日：2001-08-10
申请人： 三星电子株式会社
IPC分类号： G11C11/401 , G11C11/41 , G11C7/00 , H01L27/108
CPC分类号： G11C7/1084 , G11C7/1006 , G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/1072 , G11C7/1078 , G11C11/4096
摘要： 提供了一种在一存储系统中可以混合具有不同结构的存储模块的同步DRAM和包括该同步DRAM的存储系统。该同步DRAM包括在写入期间接收用于掩蔽输入数据的数据掩蔽信号的数据掩蔽引脚，并且在读取期间通过该数据掩蔽引脚输出与数据选通信号相同的信号。同步DRAM还包括用于缓冲从数据掩蔽引脚接收的数据掩蔽信号并且将其输出到一内部电路的数据掩蔽信号输入缓冲器，和用于缓冲内部产生的内部数据选通信号并且将其输出到数据掩蔽引脚的辅助数据选通信号输出缓冲器。另外，该同步DRAM还包括一可以外部控制的模式寄存器，并且辅助数据选通信号输出缓冲器由该模式寄存器的一输出信号控制。
-
公开(公告)号：CN1495897A
公开(公告)日：2004-05-12
申请号：CN03164961.0
申请日：2003-09-13
申请人： 三星电子株式会社
发明人： 李东阳
CPC分类号： G06F13/4217
摘要： 提供一种具有两个或两个以上输入端口的集成电路设备以及用于所述集成电路设备的系统，其中，所述集成电路设备包括：用于输入与输出数据的第一端口和用于输入数据的第二端口，并且，当输入所述数据时，外部命令选择所述第一端口和/或所述第二端口；所述第二端口具有的引脚数为所述第一端口的1/2n，其中，n为自然数；所述集成电路设备包括两个或两个以上独立工作的端口以便减少周转时间并且提高所述集成电路设备和所述系统的数据总线效率。
-
公开(公告)号：CN1343987A
公开(公告)日：2002-04-10
申请号：CN01125164.6
申请日：2001-08-30
申请人： 三星电子株式会社
发明人： 李东阳
IPC分类号： G11C11/34
CPC分类号： G11C7/1084 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/22 , G11C7/222 , G11C8/18 , G11C11/4076 , G11C11/4082 , G11C11/4093
摘要： 一种半导体存储器件,包括时钟存储器,它接收外部时钟信号,并产生频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号。地址缓冲器、命令信号缓冲器和/或寄存器在第一内部时钟信号的定时处接收各输入信号。另一方面,数据缓冲器在第二内部时钟信号的定时处输入/输出数据。
-
公开(公告)号：CN106448718B
公开(公告)日：2019-10-22
申请号：CN201610648056.7
申请日：2016-08-09
申请人： 三星电子株式会社
摘要： 提供了一种操作存储器器件的方法，包括：将具有三个状态之一的单元数据写入存储器单元；放大连接到存储器单元的位线的电压电平；当在感测时段期间位线的电压电平被放大到等于或大于第一参考电压时，确定单元数据处于第一状态；当在感测时段期间位线的电压电平被放大到等于或小于具有比第一参考电压更低的电压电平的第二参考电压时，确定单元数据处于第二状态；以及当单元数据在感测时段期间没有被确定为处于第一状态或者第二状态中的一个时，确定单元数据处于第三状态。
-
-
-
-
-
-
-
-
-
搜索结果
26 条记录 (耗时 0.032 秒)
