公开(公告)号：CN104916624A

公开(公告)日：2015-09-16

申请号：CN201410448445.6

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 栗田洋一郎 ,  江泽弘和 ,  河崎一茂 ,  筑山慧至

IPC: H01L25/065 ,  H01L23/31 ,  H01L21/98

CPC classification number: H01L24/96 ,  H01L21/568 ,  H01L24/97 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2224/19 ,  H01L2224/20 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73209 ,  H01L2224/73253 ,  H01L2224/97 ,  H01L2924/15192 ,  H01L2924/3511 ,  H01L2924/00 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2924/00012

Abstract: 本发明提供一种低成本且可靠性高的半导体装置以及其制造方法。第1树脂层设置在上层芯片的第1面。第1布线层设置在第1树脂层中，与上层芯片电连接。第2树脂层设置在第1树脂层的表面侧，并且扩展到比上层芯片的侧面靠外侧的芯片外区域。第2布线层设置在第2树脂层中，与第1布线层连接，延伸到芯片外区域。下层芯片安装在第1树脂层的表面侧，与第1布线层连接。

公开(公告)号：CN104425312A

公开(公告)日：2015-03-18

申请号：CN201410006086.9

申请日：2014-01-07

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  筑山慧至 ,  福田昌利

IPC: H01L21/67 ,  H01L21/683

CPC classification number: H01L21/6838 ,  H01L21/677 ,  H01L24/75 ,  H01L24/81 ,  H01L25/50 ,  H01L2224/16145 ,  H01L2224/7565 ,  H01L2224/81191 ,  H01L21/68785 ,  H01L21/67121

Abstract: 本发明提供可抑制在半导体芯片产生弯曲应力的半导体制造装置。半导体制造装置具备：夹具，其吸附在主面设有凸起的半导体芯片；和驱动机构，其驱动夹具，使吸附的半导体芯片在安装基板或者其他半导体芯片上载置，夹具在半导体芯片的吸附面设有避免与凸起抵接的凹部。

公开(公告)号：CN106532298A

公开(公告)日：2017-03-22

申请号：CN201610239678.4

申请日：2016-04-18

Applicant: 株式会社东芝

Inventor： 佐藤宏贵 ,  向田秀子 ,  筑山慧至 ,  尾山胜彦 ,  藤卷明子 ,  小坂善幸

IPC: H01R12/70 ,  H01R13/405 ,  H01L23/043

CPC classification number: H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/15313 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01R12/70 ,  H01L23/043 ,  H01R13/405

Abstract: 本发明的实施方式提供一种能够抑制插塞与电路衬底之间的连接不良的产生的半导体装置。实施方式的半导体装置包括：电路衬底，具备具有包含第一连接焊垫的多个连接焊垫的配线衬底、及搭载在配线衬底的半导体芯片；插塞，具备第一框体及连接端子，该第一框体具有包含含有第一面及位于第一面的相反侧的第二面的外周面的框体部、被外周面包围的中空部、从框体部向与第一面或第二面不同的方向延伸的突起，该连接端子从中空部的内部延伸至外部且与第一连接焊垫电性连接；及第二框体，一面覆盖电路衬底一面接触于第一面及第二面，且具有与突起嵌合的插入孔。

公开(公告)号：CN104637826A

公开(公告)日：2015-05-20

申请号：CN201410452983.2

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  福田昌利 ,  尾山幸史 ,  深山真哉

IPC: H01L21/60 ,  H01L23/488 ,  H01L23/31

CPC classification number: H01L24/81 ,  H01L21/563 ,  H01L23/544 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/17 ,  H01L25/074 ,  H01L25/50 ,  H01L2223/54426 ,  H01L2223/54473 ,  H01L2224/10135 ,  H01L2224/1131 ,  H01L2224/11334 ,  H01L2224/13014 ,  H01L2224/13082 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13164 ,  H01L2224/1319 ,  H01L2224/1403 ,  H01L2224/1415 ,  H01L2224/14505 ,  H01L2224/16146 ,  H01L2224/1705 ,  H01L2224/17517 ,  H01L2224/73204 ,  H01L2224/8113 ,  H01L2224/81139 ,  H01L2224/81193 ,  H01L2224/81194 ,  H01L2224/81203 ,  H01L2224/81815 ,  H01L2224/81862 ,  H01L2224/81907 ,  H01L2224/83104 ,  H01L2224/92125 ,  H01L2924/35 ,  H01L2924/01083 ,  H01L2924/01049 ,  H01L2924/00014 ,  H01L2224/8185 ,  H01L2924/0665 ,  H01L2924/01047 ,  H01L2924/01029

Abstract: 本发明提供一种能够抑制凸块的接合不良的半导体装置的制造方法。实施方式是在第一半导体芯片的第一面形成第一凸块电极，且在第二半导体芯片的第二面形成第二凸块电极与突起。以第一面与第二面相对的方式，使用突起将第一&第二半导体芯片固定。对所述第一半导体芯片与所述第二半导体芯片进行回流焊而使它们电连接，其后以低于回流焊温度的温度使突起硬化。

公开(公告)号：CN104425464A

公开(公告)日：2015-03-18

申请号：CN201410006596.6

申请日：2014-01-07

Applicant: 株式会社东芝

Inventor： 尾山幸史 ,  向田秀子 ,  福田昌利 ,  筑山慧至 ,  深山真哉

IPC: H01L25/00 ,  H01L23/31 ,  H01L21/50

CPC classification number: H01L23/562 ,  H01L23/16 ,  H01L23/3135 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06575 ,  H01L2225/06593 ,  H01L2924/15311

Abstract: 本发明提供可抑制由半导体芯片的变形导致的连接凸起的畸变的半导体装置。半导体装置具备：第1半导体芯片，其具有第1主面和与第1主面相对向并设有第2电极的第2主面；第2半导体芯片，其具有设有与第2电极连接的第3电极的第3主面和与第3主面相对向的第4主面；第1隔片，其在第2、第3电极和第1、第2半导体芯片的外周面之间的区域配置，确保第1半导体芯片和第2半导体芯片的间隙。

公开(公告)号：CN104078372A

公开(公告)日：2014-10-01

申请号：CN201310360706.4

申请日：2013-08-19

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  福田昌利

IPC: H01L21/60 ,  H01L21/68

CPC classification number: H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73257 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L24/81 ,  H01L2224/8113

Abstract: 本发明提供在将半导体芯片间用凸起电极连接并层叠时能抑制半导体芯片间的位置偏移的半导体装置的制造方法。在实施方式的半导体装置的制造方法中，取得在第一半导体芯片（2A）上层叠的第二半导体芯片（2B）的第三对准标识（5C）和移动到第二半导体芯片（4B）上的第三半导体芯片（2C）的第四对准标识（5D）的位置信息。基于在第一半导体芯片（2A）设置的第一对准标识（5A）的位置信息和第三及第四对准标识（5C）、（4D）的位置信息来将第二半导体芯片（2B）和第三半导体芯片（2C）对位并层叠。

公开(公告)号：CN105990267A

公开(公告)日：2016-10-05

申请号：CN201510095088.4

申请日：2015-03-04

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  向田秀子 ,  栗田洋一郎

IPC: H01L23/31 ,  H01L23/498 ,  H01L25/065

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  H01L23/3135 ,  H01L23/481 ,  H01L23/49827 ,  H01L23/5384 ,  H01L24/13 ,  H01L24/16 ,  H01L2224/16225 ,  H01L2924/181 ,  H05K1/00 ,  H01L2924/00012

Abstract: 本发明的半导体装置包括：第一半导体芯片，包括具第一、二表面的第一芯片主体、在第一芯片主体第一表面的第一电极、露出第一电极且覆盖第一芯片主体第一表面的第一无机保护膜、及在第一电极上的第一凸块电极；第二半导体芯片，包括具第一、二表面的第二芯片主体、在第二芯片主体第一表面的第二电极、露出第二电极且覆盖第二芯片主体第一表面的第二无机保护膜、露出第二电极且覆盖第二无机保护膜的有机保护膜、贯通第二芯片主体且与第二电极电连接的第一贯通电极、及在第二芯片主体第二表面侧且与第一贯通电极电连接的第三凸块电极；第一树脂层，在第一、二半导体芯片间且与第一无机保护膜接触；模具树脂层，覆盖第一、二半导体芯片及第一树脂层。

公开(公告)号：CN104465577A

公开(公告)日：2015-03-25

申请号：CN201410020345.3

申请日：2014-01-16

Applicant: 株式会社东芝

Inventor： 河崎一茂 ,  栗田洋一郎 ,  筑山慧至 ,  三浦正幸

IPC: H01L23/488 ,  H01L23/31 ,  H01L21/56 ,  H01L21/60

CPC classification number: H01L23/367 ,  H01L21/4817 ,  H01L21/561 ,  H01L23/3128 ,  H01L23/49816 ,  H01L24/97 ,  H01L25/065 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00

Abstract: 本发明提供为了谋求提高散热性而露出的金属板难以剥落的半导体装置。该半导体装置（10）具备金属板（1）、多个半导体芯片（3）、绝缘层（6a）、布线层（6b）、外部连接端子（19）和密封树脂部（2）。金属板（1）具有呈矩形形状的第1面（1a）。多个半导体芯片（3）层叠于金属板（1）的第2面（1g）上。绝缘层（6a）以及布线层（6b）相对于半导体芯片（3）设置于金属板（1）的相反侧。外部连接端子（19）相对于绝缘层（6a）以及布线层（6b）设置于半导体芯片（3）的相反侧。密封树脂部（2）使金属板（1）的第1面（1a）露出、同时将半导体芯片密封。从金属板的第1面的外周边连续的外周面中的至少1对相对的2个面由密封树脂部覆盖。

公开(公告)号：CN106206417A

公开(公告)日：2016-12-07

申请号：CN201510849403.8

申请日：2015-11-27

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  濑户基司

IPC: H01L21/768

CPC classification number: H01L21/76826 ,  H01L21/76814 ,  H01L21/76831 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/53238 ,  H01L2224/11 ,  H01L21/76838

Abstract: 本发明的实施方式提供一种动作特性稳定的半导体器件的制造方法。本实施方式的半导体器件的制造方法包含如下步骤：在所述半导体基板内形成从与所述第1面为相反侧的所述半导体基板的第2面朝向所述第1面并到达至所述第1绝缘层的第1开口部；形成所述第1开口部后，在含有氢气的第1气体氛围中执行第1退火处理；在所述第1开口部内的所述半导体基板的侧壁上形成第2绝缘层；介隔所述第1开口部在所述第1绝缘层内形成到达至所述导电层的第2开口部；以及在所述第1及第2开口部内形成连接于所述导电层的第1通孔。

公开(公告)号：CN102800662B

公开(公告)日：2015-04-01

申请号：CN201210170061.3

申请日：2012-05-28

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  福田昌利 ,  渡部博 ,  沟口庆太 ,  小牟田直幸

IPC: H01L25/065 ,  H01L23/488 ,  H01L21/60

CPC classification number: H01L24/81 ,  H01L21/50 ,  H01L23/3128 ,  H01L23/49811 ,  H01L24/13 ,  H01L24/16 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/10135 ,  H01L2224/10165 ,  H01L2224/13025 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13164 ,  H01L2224/14151 ,  H01L2224/14155 ,  H01L2224/14156 ,  H01L2224/14177 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/81139 ,  H01L2224/8114 ,  H01L2224/81141 ,  H01L2224/81191 ,  H01L2224/81193 ,  H01L2224/81201 ,  H01L2224/81203 ,  H01L2224/83104 ,  H01L2224/83815 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/15311 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/01083 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/00

Abstract: 本发明提供层叠型半导体装置及其制造方法。实施方式的层叠型半导体装置具备：具有第1凸起电极的第1半导体芯片；具有第2凸起电极的第2半导体芯片。一边将凸起电极彼此连接，一边层叠第1及第2半导体芯片。在第1及第2半导体芯片的至少一方，设置阻挡用突起和粘接用突起。阻挡用突起与第1及第2半导体芯片的另一方以非粘接状态接触。粘接用突起与第1及第2半导体芯片粘接。