公开(公告)号：CN105990205A

公开(公告)日：2016-10-05

申请号：CN201510096614.9

申请日：2015-03-04

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  村上和博

IPC: H01L21/68 ,  H01L21/98

CPC classification number: G01B11/26 ,  G01B11/272 ,  G08B21/086 ,  H01L21/681 ,  H01L22/20 ,  H01L23/544 ,  H01L24/13 ,  H01L24/16 ,  H01L24/75 ,  H01L24/81 ,  H01L25/0657 ,  H01L25/50 ,  H01L2223/54426 ,  H01L2224/16145 ,  H01L2224/75702 ,  H01L2224/75753 ,  H01L2224/75804 ,  H01L2224/75901 ,  H01L2224/8113 ,  H01L2224/81132 ,  H01L2224/8116 ,  H01L2224/81191 ,  H01L2224/81193 ,  H01L2224/81201 ,  H01L2224/81205 ,  H01L2224/81908 ,  H01L2225/06513 ,  H01L2225/06593 ,  H01L2924/00014 ,  H01L21/68

Abstract: 本发明涉及半导体装置的制造方法及半导体制造装置。本发明的实施方式通过减少积层芯片间的位置偏移量而改善积层芯片的良率，从而削减成本。实施方式的半导体装置的制造方法包括：获取第1半导体芯片的位置的步骤；及将第2半导体芯片安装在所述第1半导体芯片上的步骤。该半导体装置的制造方法还包括：获取所述第2半导体芯片的位置的步骤；计算第1偏移量的步骤，所述第1偏移量是所述第1半导体芯片的位置与所述第2半导体芯片的位置的偏移量；及进行所述第1偏移量是否为第1范围内的第1判定的步骤。

公开(公告)号：CN106206329A

公开(公告)日：2016-12-07

申请号：CN201510850009.6

申请日：2015-11-27

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  谷口庆辅

IPC: H01L21/50 ,  H01L23/02 ,  H01L23/538 ,  H01L23/31

CPC classification number: H01L25/0657 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/75 ,  H01L24/81 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13014 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/1319 ,  H01L2224/1403 ,  H01L2224/14131 ,  H01L2224/14135 ,  H01L2224/14152 ,  H01L2224/14177 ,  H01L2224/14181 ,  H01L2224/14505 ,  H01L2224/14517 ,  H01L2224/16146 ,  H01L2224/16238 ,  H01L2224/75315 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/1438 ,  H01L2924/14511 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L21/50 ,  H01L23/02 ,  H01L23/31 ,  H01L23/538

Abstract: 本发明的实施方式提供一种半导体装置，能够抑制积层的多个半导体芯片间的间隔不均。本实施方式的半导体装置包含在第1面上设有第1凸块的半导体芯片。多个第1粘接部设置在半导体芯片的第1面上。第2粘接部设置在半导体芯片的第1面上，刚性比第1粘接部低。第2粘接部被设置为，与多个第1粘接部中离半导体芯片的第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。

公开(公告)号：CN105428273A

公开(公告)日：2016-03-23

申请号：CN201510100817.0

申请日：2015-03-06

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  三浦正幸

IPC: H01L21/67

Abstract: 本发明的实施方式提供一种能够提高在上下两个面具有凸块电极的半导体芯片的凸块连接性及连接可靠性的半导体制造装置。实施方式的半导体制造装置(1)具备：键合头(2)，其包括弹性体夹头(5)及夹头保持器(6)，所述弹性体夹头(5)与在两个面设置着凸块电极(42、44)的半导体芯片(4)的一表面抵接并进行吸附，所述夹头保持器(6)保持弹性体夹头(5)；平台(3)，其载置被连接零件(7)，所述被连接零件(7)具有与凸块电极(44)对应的被连接电极(72)；及驱动机构，其使键合头(2)与平台(3)相对移动以使半导体芯片(4)移动到被连接零件(7)上，且对半导体芯片(4)施加荷重。弹性体夹头(5)及夹头保持器(6)中的至少一者的接触面在包含凸块电极(44)的形成区域的正上方的位置具备凸部(62)。

公开(公告)号：CN104425312A

公开(公告)日：2015-03-18

申请号：CN201410006086.9

申请日：2014-01-07

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  筑山慧至 ,  福田昌利

IPC: H01L21/67 ,  H01L21/683

CPC classification number: H01L21/6838 ,  H01L21/677 ,  H01L24/75 ,  H01L24/81 ,  H01L25/50 ,  H01L2224/16145 ,  H01L2224/7565 ,  H01L2224/81191 ,  H01L21/68785 ,  H01L21/67121

Abstract: 本发明提供可抑制在半导体芯片产生弯曲应力的半导体制造装置。半导体制造装置具备：夹具，其吸附在主面设有凸起的半导体芯片；和驱动机构，其驱动夹具，使吸附的半导体芯片在安装基板或者其他半导体芯片上载置，夹具在半导体芯片的吸附面设有避免与凸起抵接的凹部。

公开(公告)号：CN104637826A

公开(公告)日：2015-05-20

申请号：CN201410452983.2

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 筑山慧至 ,  福田昌利 ,  尾山幸史 ,  深山真哉

IPC: H01L21/60 ,  H01L23/488 ,  H01L23/31

CPC classification number: H01L24/81 ,  H01L21/563 ,  H01L23/544 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/17 ,  H01L25/074 ,  H01L25/50 ,  H01L2223/54426 ,  H01L2223/54473 ,  H01L2224/10135 ,  H01L2224/1131 ,  H01L2224/11334 ,  H01L2224/13014 ,  H01L2224/13082 ,  H01L2224/13111 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/13164 ,  H01L2224/1319 ,  H01L2224/1403 ,  H01L2224/1415 ,  H01L2224/14505 ,  H01L2224/16146 ,  H01L2224/1705 ,  H01L2224/17517 ,  H01L2224/73204 ,  H01L2224/8113 ,  H01L2224/81139 ,  H01L2224/81193 ,  H01L2224/81194 ,  H01L2224/81203 ,  H01L2224/81815 ,  H01L2224/81862 ,  H01L2224/81907 ,  H01L2224/83104 ,  H01L2224/92125 ,  H01L2924/35 ,  H01L2924/01083 ,  H01L2924/01049 ,  H01L2924/00014 ,  H01L2224/8185 ,  H01L2924/0665 ,  H01L2924/01047 ,  H01L2924/01029

Abstract: 本发明提供一种能够抑制凸块的接合不良的半导体装置的制造方法。实施方式是在第一半导体芯片的第一面形成第一凸块电极，且在第二半导体芯片的第二面形成第二凸块电极与突起。以第一面与第二面相对的方式，使用突起将第一&第二半导体芯片固定。对所述第一半导体芯片与所述第二半导体芯片进行回流焊而使它们电连接，其后以低于回流焊温度的温度使突起硬化。

公开(公告)号：CN104425464A

公开(公告)日：2015-03-18

申请号：CN201410006596.6

申请日：2014-01-07

Applicant: 株式会社东芝

Inventor： 尾山幸史 ,  向田秀子 ,  福田昌利 ,  筑山慧至 ,  深山真哉

IPC: H01L25/00 ,  H01L23/31 ,  H01L21/50

CPC classification number: H01L23/562 ,  H01L23/16 ,  H01L23/3135 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06575 ,  H01L2225/06593 ,  H01L2924/15311

Abstract: 本发明提供可抑制由半导体芯片的变形导致的连接凸起的畸变的半导体装置。半导体装置具备：第1半导体芯片，其具有第1主面和与第1主面相对向并设有第2电极的第2主面；第2半导体芯片，其具有设有与第2电极连接的第3电极的第3主面和与第3主面相对向的第4主面；第1隔片，其在第2、第3电极和第1、第2半导体芯片的外周面之间的区域配置，确保第1半导体芯片和第2半导体芯片的间隙。