公开(公告)号：CN106206329A

公开(公告)日：2016-12-07

申请号：CN201510850009.6

申请日：2015-11-27

Applicant: 株式会社东芝

Inventor： 深山真哉 ,  尾山幸史 ,  谷口庆辅

IPC: H01L21/50 ,  H01L23/02 ,  H01L23/538 ,  H01L23/31

CPC classification number: H01L25/0657 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/75 ,  H01L24/81 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13014 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/1319 ,  H01L2224/1403 ,  H01L2224/14131 ,  H01L2224/14135 ,  H01L2224/14152 ,  H01L2224/14177 ,  H01L2224/14181 ,  H01L2224/14505 ,  H01L2224/14517 ,  H01L2224/16146 ,  H01L2224/16238 ,  H01L2224/75315 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/1438 ,  H01L2924/14511 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L21/50 ,  H01L23/02 ,  H01L23/31 ,  H01L23/538

Abstract: 本发明的实施方式提供一种半导体装置，能够抑制积层的多个半导体芯片间的间隔不均。本实施方式的半导体装置包含在第1面上设有第1凸块的半导体芯片。多个第1粘接部设置在半导体芯片的第1面上。第2粘接部设置在半导体芯片的第1面上，刚性比第1粘接部低。第2粘接部被设置为，与多个第1粘接部中离半导体芯片的第1面的中心或重心最远的第1粘接部相比，离该中心或该重心更远。