公开(公告)号：CN105990257A

公开(公告)日：2016-10-05

申请号：CN201510096597.9

申请日：2015-03-04

Applicant: 株式会社东芝

Inventor： 佐藤宏贵 ,  向田秀子 ,  藤巻明子 ,  筑山慧至 ,  尾山胜彦 ,  小坂善幸 ,  渡辺章雄 ,  原嶋志郎 ,  安达浩祐 ,  松浦永悟 ,  山口量平 ,  土肥雅之

IPC: H01L23/02 ,  H01L23/48

CPC classification number: H01L2224/48091 ,  H01L2224/49175 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明的实施方式抑制焊接部位的增加。实施方式的半导体装置可以通过与插座连接而进行利用通用串行总线的数据传送，且包含壳体、电路衬底、以及第2外部连接端子，所述壳体包含开口部，所述电路衬底被插入至开口部且包含：布线衬底，包含具有可以与插座连接的第1外部连接端子的多个连接垫；及半导体芯片，搭载于布线衬底；所述第2外部连接端子包含：被固接部，固接于开口部的内壁；插座连接部，设置于与被固接部相同面，且可以与插座连接；以及第1垫连接部及第2垫连接部，设置于被固接部的相反面，且电连接于多个连接垫的至少一个。

公开(公告)号：CN1399338A

公开(公告)日：2003-02-26

申请号：CN02122159.6

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 尾山胜彦 ,  远藤光芳 ,  田窪知章 ,  山崎尚 ,  井本孝志

IPC: H01L25/065 ,  H01L23/50

CPC classification number: H01L23/5382 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16

Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。

公开(公告)号：CN106532298A

公开(公告)日：2017-03-22

申请号：CN201610239678.4

申请日：2016-04-18

Applicant: 株式会社东芝

Inventor： 佐藤宏贵 ,  向田秀子 ,  筑山慧至 ,  尾山胜彦 ,  藤卷明子 ,  小坂善幸

IPC: H01R12/70 ,  H01R13/405 ,  H01L23/043

CPC classification number: H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/15313 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01R12/70 ,  H01L23/043 ,  H01R13/405

Abstract: 本发明的实施方式提供一种能够抑制插塞与电路衬底之间的连接不良的产生的半导体装置。实施方式的半导体装置包括：电路衬底，具备具有包含第一连接焊垫的多个连接焊垫的配线衬底、及搭载在配线衬底的半导体芯片；插塞，具备第一框体及连接端子，该第一框体具有包含含有第一面及位于第一面的相反侧的第二面的外周面的框体部、被外周面包围的中空部、从框体部向与第一面或第二面不同的方向延伸的突起，该连接端子从中空部的内部延伸至外部且与第一连接焊垫电性连接；及第二框体，一面覆盖电路衬底一面接触于第一面及第二面，且具有与突起嵌合的插入孔。

公开(公告)号：CN104916598A

公开(公告)日：2015-09-16

申请号：CN201410454214.6

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 铃谷信人 ,  中村三昌 ,  尾山胜彦 ,  川村英树 ,  青木秀夫

IPC: H01L23/31 ,  H01L23/498 ,  H01L25/16

CPC classification number: H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明提供一种减少基板上的配线间的串扰的半导体装置。实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相互邻接而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

公开(公告)号：CN100524744C

公开(公告)日：2009-08-05

申请号：CN02122159.6

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 尾山胜彦 ,  远藤光芳 ,  田窪知章 ,  山崎尚 ,  井本孝志

IPC: H01L25/065 ,  H01L23/50

CPC classification number: H01L23/5382 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16

Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。