公开(公告)号：CN102339817A

公开(公告)日：2012-02-01

申请号：CN201110199379.X

申请日：2011-07-15

Applicant: 株式会社东芝

Inventor： 山田启寿 ,  山崎尚 ,  福田昌利 ,  小盐康弘

IPC: H01L23/552 ,  H01L23/498 ,  H01L23/31

CPC classification number: H01L23/552 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/49805 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/544 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2223/54433 ,  H01L2223/54486 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3025 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599

Abstract: 本发明提供一种半导体封装以及使用其的移动设备。根据一个实施方式，半导体封装具备：搭载于插入式基板上的半导体芯片、封装半导体芯片的封装树脂层和覆盖封装树脂层以及插入式基板的侧面的至少一部分的导电性屏蔽层。插入式基板具有贯通绝缘基材的多个通孔。多个通孔的一部分具有在插入式基板的侧面露出且在插入式基板的厚度方向被切断的切断面。通孔的切断面与导电性屏蔽层电连接。

公开(公告)号：CN100524744C

公开(公告)日：2009-08-05

申请号：CN02122159.6

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 尾山胜彦 ,  远藤光芳 ,  田窪知章 ,  山崎尚 ,  井本孝志

IPC: H01L25/065 ,  H01L23/50

CPC classification number: H01L23/5382 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16

Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。

公开(公告)号：CN104716114A

公开(公告)日：2015-06-17

申请号：CN201410447199.2

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 小坂善幸 ,  山崎尚

IPC: H01L23/488 ,  H01L23/48

CPC classification number: H01L23/60 ,  H01L22/34 ,  H01L23/3128 ,  H01L23/49805 ,  H01L23/49827 ,  H01L23/552 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/97 ,  H01L2225/06562 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供一种可确保预期的屏蔽效果的半导体装置。实施方式的半导体装置包括电路基板、密封树脂层、屏蔽层、及多个通孔。半导体元件搭载在电路基板上。密封树脂层密封半导体元件。屏蔽层具有导电性，且在与电路基板之间覆盖密封树脂层。多个通孔中的至少一个电连接于屏蔽层，并且多个通孔分别沿着电路基板的周边部分排列。进而，在从电路基板的厚度方向透视所述多个通孔中的排列在电路基板的周边部分的一个边部的多个规定的通孔的情况下，多个所述规定的通孔整体上占据的区域的与该边部正交的方向上的宽度大于各个所述规定的通孔单独占据的区域的沿该边部的方向上的宽度。

公开(公告)号：CN102339817B

公开(公告)日：2015-03-25

申请号：CN201110199379.X

申请日：2011-07-15

Applicant: 株式会社东芝

Inventor： 山田启寿 ,  山崎尚 ,  福田昌利 ,  小盐康弘

IPC: H01L23/552 ,  H01L23/498 ,  H01L23/31

CPC classification number: H01L23/552 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/49805 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/544 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2223/54433 ,  H01L2223/54486 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3025 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599

Abstract: 本发明提供一种半导体封装以及使用其的移动设备。根据一个实施方式，半导体封装具备：搭载于插入式基板上的半导体芯片、封装半导体芯片的封装树脂层和覆盖封装树脂层以及插入式基板的侧面的至少一部分的导电性屏蔽层。插入式基板具有贯通绝缘基材的多个通孔。多个通孔的一部分具有在插入式基板的侧面露出且在插入式基板的厚度方向被切断的切断面。通孔的切断面与导电性屏蔽层电连接。

公开(公告)号：CN104064553A

公开(公告)日：2014-09-24

申请号：CN201310364758.9

申请日：2013-08-20

Applicant: 株式会社东芝

Inventor： 山崎尚

IPC: H01L23/552 ,  H01L23/495 ,  H01L23/31 ,  H01L21/56 ,  H01L21/58

CPC classification number: H01L24/97 ,  H01L24/73 ,  H01L2224/32245 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/181 ,  H01L2224/85 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 提供一种能容易地形成在密封部件上具有屏蔽效果的导体层的半导体装置及半导体装置的制造方法。实施方式涉及的半导体装置的制造方法包括以下步骤：在将第1端子、厚度比第1端子薄的第2端子针对安装部的周围间隔开配置的引线框的安装部上载置半导体芯片；由树脂将半导体芯片及引线框密封；使树脂形成底面位于第1端子的上表面和第2端子的上表面之间的沟；填充沟，并且，覆盖树脂的表面，以与第1端子电导通并与第2端子电绝缘的方式形成导体层；以填充在沟的导体层的截面露出的方式在厚度方向切断树脂。

公开(公告)号：CN1619811A

公开(公告)日：2005-05-25

申请号：CN200410094920.0

申请日：2002-06-25

Applicant: 株式会社东芝

Inventor： 山崎尚 ,  远藤光芳 ,  田漥知章 ,  尾山勝彦 ,  井本孝志 ,  松井幹雄

IPC: H01L25/00 ,  H01L23/12 ,  H01L23/48 ,  H01L23/28 ,  H01L21/50

CPC classification number: H01L25/0657 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2924/01039 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供了一种芯片叠层式半导体器件，其特征在于包括：第1芯片安装基板，其上搭载有至少一个具有多个端子的半导体芯片，同时设置有多个与该半导体芯片各端子电连接的中继端子，以从外侧接近并包围搭载该半导体芯片的部分；和第2芯片安装基板，相对于该第1芯片安装基板层叠设置，其上搭载至少一个所述半导体芯片，同时设置有多个与该半导体芯片各端子电连接的中继端子，以从外侧接近并包围搭载该半导体芯片的部分，上述半导体芯片之中的至少一个半导体芯片的侧边被设置成相对于上述各中继端子全体配置之中与该侧边相对的排列，从互相平行的状态旋转规定的角度。

公开(公告)号：CN104362131A

公开(公告)日：2015-02-18

申请号：CN201410472071.1

申请日：2011-07-15

Applicant: 株式会社东芝

Inventor： 山田启寿 ,  山崎尚 ,  福田昌利 ,  小盐康弘

IPC: H01L23/31 ,  H01L23/544 ,  H01L23/552

CPC classification number: H01L23/552 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/49805 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/544 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2223/54433 ,  H01L2223/54486 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3025 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599

Abstract: 本发明提供一种半导体封装、半导体装置以及使用其的移动设备。根据一个实施方式，半导体封装具备：插入式基板、外部连接端子、半导体芯片、封装树脂层以及导电性屏蔽层，其中，所述导电性屏蔽层具有标识标记，所述标识标记通过以所述封装树脂层的表面不露出的方式切削所述导电性屏蔽层的厚度方向的一部分而设置。

公开(公告)号：CN1284239C

公开(公告)日：2006-11-08

申请号：CN02148231.4

申请日：2002-06-25

Applicant: 株式会社东芝

Inventor： 山崎尚 ,  远藤光芳 ,  田漥知章 ,  尾山勝彦 ,  井本孝志 ,  松井幹雄

IPC: H01L25/00 ,  H01L23/12 ,  H01L23/48 ,  H01L21/50

CPC classification number: H01L25/0657 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2924/01039 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明芯片叠层式半导体器件，包括：具有多个端子的多个半导体芯片；和多个芯片搭载基板，每一个至少搭载这些半导体芯片中的一个，同时设置有多个电连接该半导体芯片各端子的中继端子，以从外侧接近并包围搭载该半导体芯片的部分，而且，在二层以上层叠之中的至少一层中，至少一个上述半导体芯片的中心部与上述各中继端子的全体配置的中心部偏心地搭载于该半导体基板。

公开(公告)号：CN1405885A

公开(公告)日：2003-03-26

申请号：CN02148231.4

申请日：2002-06-25

Applicant: 株式会社东芝

Inventor： 山崎尚 ,  远藤光芳 ,  田漥知章 ,  尾山勝彦 ,  井本孝志 ,  松井幹雄

IPC: H01L25/00 ,  H01L23/12 ,  H01L23/48 ,  H01L21/50

CPC classification number: H01L25/0657 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2924/01039 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15153 ,  H01L2924/1517 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 将搭载具有多个端子4的多个半导体芯片3的至少一个的多个芯片搭载基板2层叠到2层以上。各基板上设置多个与芯片3的各端子4电连接的中继端子5，使其从外侧接近包围搭载芯片3的部分。对于各层基板2中的至少一层基板2，将其中的至少一个芯片3从各中继端子5的全体配置中心部Y偏心地搭载其中心部C。

公开(公告)号：CN1399338A

公开(公告)日：2003-02-26

申请号：CN02122159.6

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 尾山胜彦 ,  远藤光芳 ,  田窪知章 ,  山崎尚 ,  井本孝志

IPC: H01L25/065 ,  H01L23/50

CPC classification number: H01L23/5382 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16

Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。