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公开(公告)号：CN1619811A
公开(公告)日：2005-05-25
申请号：CN200410094920.0
申请日：2002-06-25
Applicant: 株式会社东芝
CPC classification number: H01L25/0657 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2225/0652 , H01L2225/06524 , H01L2225/06527 , H01L2225/06541 , H01L2225/06555 , H01L2225/06562 , H01L2225/06572 , H01L2225/06586 , H01L2924/01039 , H01L2924/01078 , H01L2924/01079 , H01L2924/15153 , H01L2924/1517 , H01L2924/15311 , H01L2924/1532 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明提供了一种芯片叠层式半导体器件，其特征在于包括：第1芯片安装基板，其上搭载有至少一个具有多个端子的半导体芯片，同时设置有多个与该半导体芯片各端子电连接的中继端子，以从外侧接近并包围搭载该半导体芯片的部分；和第2芯片安装基板，相对于该第1芯片安装基板层叠设置，其上搭载至少一个所述半导体芯片，同时设置有多个与该半导体芯片各端子电连接的中继端子，以从外侧接近并包围搭载该半导体芯片的部分，上述半导体芯片之中的至少一个半导体芯片的侧边被设置成相对于上述各中继端子全体配置之中与该侧边相对的排列，从互相平行的状态旋转规定的角度。
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公开(公告)号：CN102969336B
公开(公告)日：2015-05-20
申请号：CN201210055411.1
申请日：2012-03-05
Applicant: 株式会社东芝
Inventor： 远藤光芳
CPC classification number: H01L24/05 , H01L21/76256 , H01L24/08 , H01L2224/05556 , H01L2224/05559 , H01L2224/05573 , H01L2224/05576 , H01L2224/056 , H01L2224/05686 , H01L2224/08145 , H01L2224/8385 , H01L2224/83895 , H01L2224/83896 , H01L2224/94 , H01L2224/83 , H01L2924/00014 , H01L2924/053 , H01L2924/05442 , H01L2924/049 , H01L2924/05042
Abstract: 本发明提供半导体晶片及具备该半导体晶片的叠层构造体。根据一个实施方式，半导体晶片具备半导体基板和形成在半导体基板上的布线层。在该半导体晶片中，半导体基板具备位于半导体基板的外周部、且未被布线层覆盖的第1区域，布线层具备布线层的上表面大致平坦的第2区域，在第1区域形成了第1绝缘膜，第2区域的布线层的上表面和第1绝缘膜的上表面大致为同一面。
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公开(公告)号：CN1489202A
公开(公告)日：2004-04-14
申请号：CN03156343.0
申请日：2003-09-04
Applicant: 株式会社东芝
CPC classification number: H05K3/185 , H01L21/486 , H01L23/145 , H01L23/15 , H01L23/3114 , H01L23/49805 , H01L23/49827 , H01L24/19 , H01L24/24 , H01L24/82 , H01L25/105 , H01L2224/05001 , H01L2224/05008 , H01L2224/05026 , H01L2224/05548 , H01L2224/05569 , H01L2224/16 , H01L2224/24137 , H01L2224/24195 , H01L2224/24227 , H01L2224/32225 , H01L2224/73267 , H01L2224/92144 , H01L2225/1023 , H01L2225/1041 , H01L2225/1058 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01011 , H01L2924/01013 , H01L2924/01015 , H01L2924/01019 , H01L2924/01023 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/01088 , H01L2924/014 , H01L2924/12042 , H01L2924/15153 , H01L2924/15165 , H01L2924/15192 , H01L2924/181 , H01L2924/19041 , H01L2924/3011 , H01L2924/3025 , H01L2924/351 , H05K2201/0116 , H05K2203/1469 , H01L2924/00 , H01L2224/05599 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05155 , H01L2224/05164
Abstract: 本发明提供一种实现了电子器件的小型安装结构的电子器件模块。在具有布线基板和与该布线基板一体化的电子器件的模块中，布线基板具有多孔质绝缘性基板，以及由选择性地导入该绝缘性基板的多孔质组织内的导电材料所形成的导体布线。
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公开(公告)号：CN102969336A
公开(公告)日：2013-03-13
申请号：CN201210055411.1
申请日：2012-03-05
Applicant: 株式会社东芝
Inventor： 远藤光芳
CPC classification number: H01L24/05 , H01L21/76256 , H01L24/08 , H01L2224/05556 , H01L2224/05559 , H01L2224/05573 , H01L2224/05576 , H01L2224/056 , H01L2224/05686 , H01L2224/08145 , H01L2224/8385 , H01L2224/83895 , H01L2224/83896 , H01L2224/94 , H01L2224/83 , H01L2924/00014 , H01L2924/053 , H01L2924/05442 , H01L2924/049 , H01L2924/05042
Abstract: 本发明提供半导体晶片及具备该半导体晶片的叠层构造体。根据一个实施方式，半导体晶片具备半导体基板和形成在半导体基板上的布线层。在该半导体晶片中，半导体基板具备位于半导体基板的外周部、且未被布线层覆盖的第1区域，布线层具备布线层的上表面大致平坦的第2区域，在第1区域形成了第1绝缘膜，第2区域的布线层的上表面和第1绝缘膜的上表面大致为同一面。
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公开(公告)号：CN1284239C
公开(公告)日：2006-11-08
申请号：CN02148231.4
申请日：2002-06-25
Applicant: 株式会社东芝
CPC classification number: H01L25/0657 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2225/0652 , H01L2225/06524 , H01L2225/06527 , H01L2225/06541 , H01L2225/06555 , H01L2225/06562 , H01L2225/06572 , H01L2225/06586 , H01L2924/01039 , H01L2924/01078 , H01L2924/01079 , H01L2924/15153 , H01L2924/1517 , H01L2924/15311 , H01L2924/1532 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明芯片叠层式半导体器件，包括：具有多个端子的多个半导体芯片；和多个芯片搭载基板，每一个至少搭载这些半导体芯片中的一个，同时设置有多个电连接该半导体芯片各端子的中继端子，以从外侧接近并包围搭载该半导体芯片的部分，而且，在二层以上层叠之中的至少一层中，至少一个上述半导体芯片的中心部与上述各中继端子的全体配置的中心部偏心地搭载于该半导体基板。
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Patent Agency Ranking
公开(公告)号：CN1405885A
公开(公告)日：2003-03-26
申请号：CN02148231.4
申请日：2002-06-25
Applicant: 株式会社东芝
CPC classification number: H01L25/0657 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2225/0652 , H01L2225/06524 , H01L2225/06527 , H01L2225/06541 , H01L2225/06555 , H01L2225/06562 , H01L2225/06572 , H01L2225/06586 , H01L2924/01039 , H01L2924/01078 , H01L2924/01079 , H01L2924/15153 , H01L2924/1517 , H01L2924/15311 , H01L2924/1532 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 将搭载具有多个端子4的多个半导体芯片3的至少一个的多个芯片搭载基板2层叠到2层以上。各基板上设置多个与芯片3的各端子4电连接的中继端子5，使其从外侧接近包围搭载芯片3的部分。对于各层基板2中的至少一层基板2，将其中的至少一个芯片3从各中继端子5的全体配置中心部Y偏心地搭载其中心部C。
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公开(公告)号：CN1399338A
公开(公告)日：2003-02-26
申请号：CN02122159.6
申请日：2002-05-31
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L23/50
CPC classification number: H01L23/5382 , H01L25/0657 , H01L25/105 , H01L2224/16
Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。
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公开(公告)号：CN105990206A
公开(公告)日：2016-10-05
申请号：CN201510097047.9
申请日：2015-03-04
Applicant: 株式会社东芝
IPC: H01L21/683
CPC classification number: H01L21/6836 , H01L21/67132 , H01L2221/68318 , H01L2221/68322 , H01L2221/68327 , H01L2221/68336 , H01L2221/68363 , H01L2221/68368 , H01L2221/68381
Abstract: 本发明的实施方式提供一种转印时的位置精度优异的半导体装置的制造装置以及半导体装置的制造方法。根据实施方式，半导体装置的制造装置包括：第一框架，固定包含第一面的第一带；第一支撑部，在所述第一面的相反侧支撑所述第一带；第二框架，固定包含与所述第一带的所述第一面对向的第二面的第二带；第二支撑部，在所述第二面的相反侧支撑所述第二带；以及环，设置在所述第一带与所述第二带之间，且包含孔，该孔连通于由所述环以及所述第一以及第二带所构成的空间。
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公开(公告)号：CN100524744C
公开(公告)日：2009-08-05
申请号：CN02122159.6
申请日：2002-05-31
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L23/50
CPC classification number: H01L23/5382 , H01L25/0657 , H01L25/105 , H01L2224/16
Abstract: 在形成有同一图案的芯片连接用配线4的第1～第4PTP基板5a～5d上，安装DRAM芯片3a～3d。把安装芯片后的各PTP基板5a～5d，和分别形成有不同图案的层间连接用配线6的第1～第4的各IVH基板7a～7d，沿着它们的厚度方向交替层叠。
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