公开(公告)号：CN104916598A

公开(公告)日：2015-09-16

申请号：CN201410454214.6

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 铃谷信人 ,  中村三昌 ,  尾山胜彦 ,  川村英树 ,  青木秀夫

IPC: H01L23/31 ,  H01L23/498 ,  H01L25/16

CPC classification number: H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48147 ,  H01L2224/48227 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明提供一种减少基板上的配线间的串扰的半导体装置。实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相互邻接而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。

公开(公告)号：CN105990259A

公开(公告)日：2016-10-05

申请号：CN201510996104.7

申请日：2015-12-25

Applicant: 株式会社东芝

Inventor： 谷本亮 ,  铃谷信人 ,  神山洋平 ,  太田邦夫

IPC: H01L23/12 ,  H01L23/13

CPC classification number: H01L2224/48147 ,  H01L23/12 ,  H01L23/13

Abstract: 本发明的实施方式提供一种能抑制信号的品质下降的半导体存储装置。实施方式的半导体存储装置具有：布线基板，包括第1至第3接合垫、具有电连接于第1接合垫的一端和另一端的第1布线、具有电连接于第2接合垫的一端和电连接于第1布线的另一端的另一端的第2布线、及具有电连接于第3接合垫的一端和电连接于第1布线的另一端与第2布线的另一端的连接部的另一端的第3布线；存储器，具有包括第1EEPROM芯片的第1存储器芯片积层部和包括第2EEPROM芯片的第2存储器芯片积层部；存储器控制器；及第1接合线至第3接合线。