公开(公告)号：CN106532298A

公开(公告)日：2017-03-22

申请号：CN201610239678.4

申请日：2016-04-18

Applicant: 株式会社东芝

Inventor： 佐藤宏贵 ,  向田秀子 ,  筑山慧至 ,  尾山胜彦 ,  藤卷明子 ,  小坂善幸

IPC: H01R12/70 ,  H01R13/405 ,  H01L23/043

CPC classification number: H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/15313 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01R12/70 ,  H01L23/043 ,  H01R13/405

Abstract: 本发明的实施方式提供一种能够抑制插塞与电路衬底之间的连接不良的产生的半导体装置。实施方式的半导体装置包括：电路衬底，具备具有包含第一连接焊垫的多个连接焊垫的配线衬底、及搭载在配线衬底的半导体芯片；插塞，具备第一框体及连接端子，该第一框体具有包含含有第一面及位于第一面的相反侧的第二面的外周面的框体部、被外周面包围的中空部、从框体部向与第一面或第二面不同的方向延伸的突起，该连接端子从中空部的内部延伸至外部且与第一连接焊垫电性连接；及第二框体，一面覆盖电路衬底一面接触于第一面及第二面，且具有与突起嵌合的插入孔。