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公开(公告)号：CN107591332A
公开(公告)日：2018-01-16
申请号：CN201610910128.0
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋
IPC: H01L21/336 , H01L29/10
CPC classification number: H01L29/78696 , H01L21/32051 , H01L29/24 , H01L29/66742 , H01L29/66795 , H01L29/66969 , H01L29/7851 , H01L29/7866 , H01L29/78681
Abstract: 一种制造金属通道元件的方法，包含：形成金属层于基材上，金属层透过原子层沉积技术而形成且具有第一厚度；形成绝缘层于金属层上；形成栅极接触层于绝缘层上；处理已形成的栅极接触层、绝缘层与金属层以移除栅极接触层、绝缘层与金属层不位于源极-漏极区上的部分，金属层位于源极-漏极区上的剩余部分具有第二厚度，第二厚度小于第一厚度；以及形成源极与漏极金属接触于金属层的剩余部分。
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公开(公告)号：CN104821274A
公开(公告)日：2015-08-05
申请号：CN201510047961.2
申请日：2015-01-29
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋 , 蔡坤谕
IPC: H01L21/3065
Abstract: 本发明提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种沉积在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。可选地，该工艺包括将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模上图案化结构。
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公开(公告)号：CN104821274B
公开(公告)日：2018-09-11
申请号：CN201510047961.2
申请日：2015-01-29
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋 , 蔡坤谕
IPC: H01L21/3065
Abstract: 本发明提供了用于制造集成电路的工艺。该工艺包括：提供衬底，通过原子层沉积和分子层沉积的一种沉积在衬底上形成硬掩模，以及将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模中图案化间隙。可选地，该工艺包括将硬掩模暴露于来自一种或多种带电粒子束的带电粒子以在硬掩模上图案化结构。
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公开(公告)号：CN107968036A
公开(公告)日：2018-04-27
申请号：CN201710976389.7
申请日：2017-10-19
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋
IPC: H01L21/02 , H01L21/335 , H01L29/10
Abstract: 在制造高电子迁移率晶体管的方法中，第一Ⅲ-V族半导体层在基板上形成。第一Ⅲ-V族半导体层经图案化以形成鳍及凹陷表面。第二Ⅲ-V族半导体层形成以覆盖鳍及凹陷表面的顶表面及全部侧表面。第二Ⅲ-V族半导体层通过等离子辅助原子层沉积形成，其中在每次形成刚沉积的单层时进行等离子处理。
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公开(公告)号：CN107464748A
公开(公告)日：2017-12-12
申请号：CN201710349130.X
申请日：2017-05-17
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋
IPC: H01L21/306 , H01L21/3065 , H01L21/02 , H01L21/3105
CPC classification number: H01L21/0228 , H01L21/02164 , H01L21/02181 , H01L21/02183 , H01L21/02186 , H01L21/02189 , H01L21/02236 , H01L21/02238 , H01L21/30604 , H01L21/3065 , H01L21/31116 , H01L29/0673 , H01L29/161 , H01L29/66795 , H01L29/66818 , H01L29/785 , H01L21/02112 , H01L21/02263 , H01L21/3105
Abstract: 在一种用于制造精细结构的方法中，在衬底上方通过使用原子层沉积形成金属氧化物层；以及去除金属氧化物层。在金属氧化物层和衬底之间形成界面氧化物层。界面氧化物层是构成衬底的元素的氧化物和去除界面氧化物层。本发明实施例涉及用于制造精细结构的方法。
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公开(公告)号：CN106356288A
公开(公告)日：2017-01-25
申请号：CN201610549022.2
申请日：2016-07-13
Applicant: 台湾积体电路制造股份有限公司 , 陈敏璋
IPC: H01L21/027 , G03F7/20
CPC classification number: H01L21/3086 , H01L21/266 , H01L21/3081 , H01L21/027 , G03F7/20
Abstract: 本发明的实施例提供了一种半导体器件和制造方法，其中，使用照射的掩模材料形成具有减小的尺寸的部件。在实施例中，利用通过带电离子照射过的掩模材料来聚焦后续的照射工艺。在另一实施例中，照射掩模材料以使掩模材料再成型并且减小在掩模材料中形成的开口的尺寸。通过这样的工艺，可以避免光刻的限制并且可以实现更小的部件尺寸。
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公开(公告)号：CN113178390A
公开(公告)日：2021-07-27
申请号：CN202110348508.0
申请日：2021-03-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 一种制造半导体器件的方法包括在衬底上方形成鳍结构，该鳍结构包括交替堆叠的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构的任一侧上形成间隔件。去除牺牲栅极结构以在间隔件之间形成沟槽。从沟槽去除第一半导体层，而留下悬置于沟槽中的第二半导体层。在沟槽中的间隔件的侧壁上形成自组装单层。分别环绕悬置的第二半导体层形成界面层。在界面层上以比在自组装单层上更快的沉积速率沉积高k介电层。在高k介电层上方形成金属栅极结构。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN113053740A
公开(公告)日：2021-06-29
申请号：CN202110194410.4
申请日：2021-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/768 , H01L21/8234 , H01L23/538 , H01L29/06 , H01L29/423 , H01L27/088
Abstract: 一种制造半导体器件的方法包括在晶圆上方形成伪栅极结构。栅极间隔件形成在伪栅极结构的任意一侧上。去除伪栅极结构以在栅极间隔件之间形成栅极沟槽。栅极介电层形成在栅极沟槽中。在该栅极介电层上方形成栅电极。形成栅极介电层包括向晶圆施加第一偏压。在接通第一偏压的情况下，第一前体被馈送到晶圆。第一偏压关闭。在关闭第一偏压之后，第二前体被馈送到晶圆。根据本申请的其他实施例，还提供了半导体器件。
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公开(公告)号：CN110854199A
公开(公告)日：2020-02-28
申请号：CN201910773330.7
申请日：2019-08-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种铁电MFM结构，包括基板、在基板上方的半导体主体区域、至少部分覆盖半导体主体区域的栅极结构、及邻近半导体主体区域的源极/漏极结构。栅极结构包括栅极介电层及在栅极介电层上方的金属-铁电-金属栅极堆叠。金属-铁电-金属栅极堆叠具有第一金属层、第二金属层及夹在第一金属层与第二金属层之间的铁电ZrO2层。
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公开(公告)号：CN107026206A
公开(公告)日：2017-08-08
申请号：CN201611225939.3
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/408 , H01L29/66545 , H01L29/66795 , H01L29/7848 , H01L29/785 , H01L29/7851
Abstract: 本发明实施例公开半导体器件、鳍式场效晶体管器件及其形成方法。一种半导体器件包括衬底、在衬底上方的栅极以及在栅极与衬底之间的栅介电层。栅介电层包括具有大于约8的介电常数且处于非晶态的氧化物抑制层。
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