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公开(公告)号：CN103579340B
公开(公告)日：2016-06-08
申请号：CN201210468202.X
申请日：2012-11-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/66545 , H01L21/28123 , H01L21/31053 , H01L21/3212 , H01L21/32134 , H01L21/32135 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L29/165 , H01L29/6653 , H01L29/66636 , H01L29/66795 , H01L29/7848 , H01L29/785
Abstract: 本发明涉及一种场效应晶体管的栅电极。场效应晶体管的示例性结构包括衬底；栅电极，位于具有第一顶面和侧壁的衬底的上方；源极/漏极(S/D)区，至少部分设置在栅电极一侧的衬底中；间隔件，位于分布在栅电极和S/D区之间的侧壁上；以及接触蚀刻停止层(CESL)，紧邻间隔件且进一步包括在S/D区上方延伸的部分，其中，该部分的第二顶面与第一顶面基本共面。
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公开(公告)号：CN102157430B
公开(公告)日：2014-09-10
申请号：CN201010221421.9
申请日：2010-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
CPC classification number: H01L21/76224
Abstract: 本发明一实施例提供一种形成浅沟槽隔离结构的方法，该方法包括：提供一基底，基底包括一顶部表面，形成一沟槽，从顶部表面延伸入基底中，其中沟槽具有一侧壁和一底部表面，形成一衬氧化层于侧壁和底部表面，于一等离子体环境中处理衬氧化层，等离子体环境包括NF3、F2和BF2的至少一个，及于沟槽中填入一介电材料。本发明提供的方法可以改善基底上的元件的击穿电压。
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公开(公告)号：CN102157430A
公开(公告)日：2011-08-17
申请号：CN201010221421.9
申请日：2010-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
CPC classification number: H01L21/76224
Abstract: 本发明一实施例提供一种形成浅沟槽隔离结构的方法，该方法包括：提供一基底，基底包括一顶部表面，形成一沟槽，从顶部表面延伸入基底中，其中沟槽具有一侧壁和一底部表面，形成一衬氧化层于侧壁和底部表面，于一等离子体环境中处理衬氧化层，等离子体环境包括NF3、F2和BF2的至少一个，及于沟槽中填入一介电材料。本发明提供的方法可以改善基底上的元件的击穿电压。
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公开(公告)号：CN101840888A
公开(公告)日：2010-09-22
申请号：CN201010131800.9
申请日：2010-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/762 , H01L27/088
CPC classification number: H01L21/76232 , H01L29/66795 , H01L29/785
Abstract: 本发明提供一种集成电路结构及其形成方法，该方法包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从半导体基材的上表面延伸至半导体基材中；进行一第一沉积步骤，以将一第一介电材料填充至开口中；凹陷第一介电材料；进行一第二沉积步骤，以将一第二介电材料填充至开口的一剩余部分，其中第二介电材料较第一介电材料致密；以及凹陷第二介电材料，直到第二介电材料的上表面低于半导体基材的上表面。本发明的半导体鳍大体上不包括围墙，大于约11.0深宽比的浅沟槽隔离区域可与半导体鳍一起形成。
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Patent Agency Ranking
公开(公告)号：CN103972097A
公开(公告)日：2014-08-06
申请号：CN201310150962.0
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
CPC classification number: H01L29/66795 , H01L21/324 , H01L29/1054 , H01L29/401 , H01L29/66545 , H01L29/785
Abstract: 本发明首先通过接收FinFET前体来制造FinFET器件。FinFET前体包括衬底，位于衬底上的鳍，位于鳍的两侧上的隔离区和位于衬底上的伪栅极堆叠件，该伪栅极堆叠件包括环绕鳍的一部分，这被称为栅极沟道区。去除伪栅极堆叠件以形成栅极沟槽并且在栅极沟槽中沉积栅极介电层。在栅极介电层上共形的沉积金属应激层(MSL)。在MSL上沉积覆盖层。对MSL施加热处理以实现体积膨胀。然后去除覆盖层并且在MSL上形成金属栅极(MG)。
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公开(公告)号：CN103915494A
公开(公告)日：2014-07-09
申请号：CN201310105433.9
申请日：2013-03-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
CPC classification number: H01L29/7853 , H01L21/02164 , H01L21/0217 , H01L21/02532 , H01L21/30604 , H01L21/762 , H01L29/0649 , H01L29/66795 , H01L29/6681 , H01L29/785
Abstract: 本发明公开了一种设置在衬底上方的FinFET的新型鳍结构和形成鳍结构的方法。鳍结构包括：台面、设置在台面上方的沟道以及设置在沟道和台面之间的凸形部件。台面具有第一半导体材料，而沟道具有不同于第一半导体材料的第二半导体材料。凸形部件为阶梯形、台阶形或梯形。凸形部件包括设置在沟道和台面之间的第一隔离部件以及设置在沟道和第一隔离部件之间的第二隔离部件。第一隔离部件是U形的，并且第二隔离部件是矩形的。第二隔离部件的一部分被沟道包围，并且第二隔离部件的另一部分被第一隔离部件包围。
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公开(公告)号：CN101840888B
公开(公告)日：2013-09-11
申请号：CN201010131800.9
申请日：2010-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/762 , H01L27/088
CPC classification number: H01L21/76232 , H01L29/66795 , H01L29/785
Abstract: 本发明提供一种集成电路结构及其形成方法，该方法包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从半导体基材的上表面延伸至半导体基材中；进行一第一沉积步骤，以将一第一介电材料填充至开口中；凹陷第一介电材料；进行一第二沉积步骤，以将一第二介电材料填充至开口的一剩余部分，其中第二介电材料较第一介电材料致密；以及凹陷第二介电材料，直到第二介电材料的上表面低于半导体基材的上表面。本发明的半导体鳍大体上不包括围墙，大于约11.0深宽比的浅沟槽隔离区域可与半导体鳍一起形成。
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公开(公告)号：CN101789395A
公开(公告)日：2010-07-28
申请号：CN201010003888.6
申请日：2010-01-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/66795 , H01L21/31116 , H01L21/76232 , H01L29/7854
Abstract: 本发明涉及一种具有鳍状体的半导体装置的制造方法，首先于基板上形成一图案化屏蔽，然后于基板内形成凹槽，并于凹槽中填入介电材料，之后将图案化屏蔽移除，并以一种或多种蚀刻工艺来内凹介电材料，其中前述蚀刻工艺的至少其中之一是用以移除沿着凹槽边墙所形成的围栏或防止前述围栏的形成。前述蚀刻工艺可为例如采用NH3与NF3的等离子蚀刻工艺、采用富高分子气体的蚀刻工艺或氢气蚀刻工艺。
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公开(公告)号：CN104658999B
公开(公告)日：2019-08-23
申请号：CN201410431597.5
申请日：2014-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L21/60
Abstract: 本发明提供了用于制造半导体器件结构的系统和方法。一种示例性半导体器件结构包括第一器件层、第二器件层和层间连接结构。第一器件层包括第一导电层和在第一导电层上形成的第一介电层，第一器件层形成在衬底上。第二器件层包括第二导电层，第二器件层形成在第一器件层上。层间连接结构包括一种或多种导电材料并且配置为电连接至第一导电层和第二导电层，层间连接结构穿过至少部分第一介电层。第一导电层配置为电连接至第一器件层内的第一半导体器件的第一电极结构。本发明还涉及用于多层结构的层间连接件。
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