公开(公告)号：CN110416081A

公开(公告)日：2019-11-05

申请号：CN201811098848.7

申请日：2018-09-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张云闵 ,  陈建安 ,  王冠人 ,  王鹏 ,  陈煌明 ,  林焕哲

IPC: H01L21/336 ,  H01L29/78 ,  H01L23/528 ,  H01L21/768

Abstract: 方法包括在第一源极/漏极区域和第二源极/漏极区域上方形成层间电介质。第一源极/漏极区域和第二源极/漏极区域分别是n型和p型。蚀刻层间电介质以形成第一接触开口和第二接触开口，其中，第一源极/漏极区域和第二源极/漏极区域分别暴露于第一接触开口和第二接触开口。使用工艺气体来同时回蚀刻第一源极/漏极区域和第二源极/漏极区域，并且第一源极/漏极区域的第一蚀刻速率高于第二源极/漏极区域的第二蚀刻速率。在第一源极/漏极区域和第二源极/漏极区域上分别形成第一硅化物区域和第二硅化物区域。本发明的实施例还涉及NFET/PFET的源极/漏极区域的选择性凹进。

公开(公告)号：CN110416081B

公开(公告)日：2022-10-28

申请号：CN201811098848.7

申请日：2018-09-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张云闵 ,  陈建安 ,  王冠人 ,  王鹏 ,  陈煌明 ,  林焕哲

IPC: H01L21/336 ,  H01L29/78 ,  H01L23/528 ,  H01L21/768

Abstract: 方法包括在第一源极/漏极区域和第二源极/漏极区域上方形成层间电介质。第一源极/漏极区域和第二源极/漏极区域分别是n型和p型。蚀刻层间电介质以形成第一接触开口和第二接触开口，其中，第一源极/漏极区域和第二源极/漏极区域分别暴露于第一接触开口和第二接触开口。使用工艺气体来同时回蚀刻第一源极/漏极区域和第二源极/漏极区域，并且第一源极/漏极区域的第一蚀刻速率高于第二源极/漏极区域的第二蚀刻速率。在第一源极/漏极区域和第二源极/漏极区域上分别形成第一硅化物区域和第二硅化物区域。本发明的实施例还涉及NFET/PFET的源极/漏极区域的选择性凹进。

公开(公告)号：CN116805616A

公开(公告)日：2023-09-26

申请号：CN202310587484.3

申请日：2023-05-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建汉 ,  张世郁 ,  邱建智 ,  陈煌明

IPC: H01L21/768 ,  H01L23/48

Abstract: 一种半导体装置结构的形成方法。在具有形成于其中的导体部件的半导体结构上形成第一与第二蚀刻停止层。在第二蚀刻停止层上形成介电层，在介电层上形成包括钨基材料的硬掩模并将其图形化。在图形化的硬掩模的上方形成阻剂层。使用图形化的阻剂层作为掩模而施行第一蚀刻工艺，以形成延伸而局部穿透介电层的导孔开口。使用图形化的硬掩模作为蚀刻掩模而施行第二蚀刻工艺(例如，干式蚀刻工艺)，以将导孔开口延伸而穿透第二蚀刻停止层，施行第三蚀刻工艺(例如，湿式蚀刻工艺)，以将导孔开口延伸而穿透第一蚀刻停止层而到达导体部件。

公开(公告)号：CN109841593B

公开(公告)日：2021-05-11

申请号：CN201811247487.8

申请日：2018-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄玉莲 ,  李再春 ,  林焕哲 ,  陈煌明 ,  吴泱澄 ,  杨政桦

IPC: H01L23/522 ,  H01L23/528 ,  H01L29/78 ,  H01L21/768

Abstract: 本发明的实施例提供了用于控制半导体器件的端至端距离的方法。本发明的实施例可以用于图案化5nm节点或超出5nm节点制造的层以实现小于35nm的端至端距离。与现有技术相比，本发明的实施例将周期时间和生产成本从三个光刻工艺和四个蚀刻工艺减少至一个光刻工艺和三个蚀刻工艺。

公开(公告)号：CN103545176A

公开(公告)日：2014-01-29

申请号：CN201310044204.0

申请日：2013-02-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏玉珍 ,  陈煌明 ,  聂俊峰 ,  苏培钊

IPC: H01L21/265 ,  H01L21/223 ,  H01L21/336

CPC classification number: H01L29/0638 ,  H01L21/225 ,  H01L21/26586 ,  H01L21/31155 ,  H01L21/76825 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/092 ,  H01L29/165 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7834 ,  H01L21/265 ,  H01L21/2236 ,  H01L21/324 ,  H01L21/8238

Abstract: 实施例是一种包括通过衬底的表面扩散碳、通过衬底的表面注入碳以及在通过衬底表面扩散碳和注入碳之后对衬底进行退火的方法。衬底包括第一栅极、栅极间隔件、蚀刻停止层以及层间介电层。第一栅极位于半导体衬底上方。栅极间隔件沿着第一栅极的侧壁。蚀刻停止层位于栅极间隔件的表面上以及半导体衬底的表面上方。层间介电层位于蚀刻停止层的上方。衬底的表面包括层间介电层的表面。本发明还提供了用于将碳导入半导体结构的方法及由此形成的结构。

公开(公告)号：CN116259543A

公开(公告)日：2023-06-13

申请号：CN202310081524.7

申请日：2023-02-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄玉莲 ,  苏怡年 ,  陈煌明

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

Abstract: 一种半导体装置及其制造方法，制造半导体装置的方法包括：在半导体鳍片上形成源极/漏极区。源极/漏极区与假性栅极相邻。此方法进一步包括：在源极/漏极区及假性栅极上方形成第一介电层。第一介电层具有3.5或更小的介电常数。第一介电层可包括具有Si‑CH3键的氮化硼或二氧化硅。

公开(公告)号：CN115763374A

公开(公告)日：2023-03-07

申请号：CN202210669456.1

申请日：2022-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建汉 ,  张世郁 ,  邱建智 ,  陈煌明 ,  谢志宏

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本发明的实施例提供了晶体管结构及其形成方法。该方法包括：形成包括源极/漏极区和栅电极的晶体管；形成位于源极/漏极区上方并且电连接到源极/漏极区的源极/漏极接触插塞；在源极/漏极接触插塞上方形成第一层间电介质；在第一层间电介质上方形成蚀刻停止层；蚀刻蚀刻停止层以形成第一通孔开口；在第一层间电介质上方形成第二层间电介质；执行刻蚀工艺，使得第二层间电介质被刻蚀以形成沟槽，并且刻蚀停止层中的第一通孔开口延伸到第一层间电介质中以露出源极/漏极接触插塞；以及在共同的工艺中填充沟槽和第一通孔开口以分别形成金属线和通孔。

公开(公告)号：CN109841593A

公开(公告)日：2019-06-04

申请号：CN201811247487.8

申请日：2018-10-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄玉莲 ,  李再春 ,  林焕哲 ,  陈煌明 ,  吴泱澄 ,  杨政桦

IPC: H01L23/522 ,  H01L23/528 ,  H01L29/78 ,  H01L21/768

Abstract: 本发明的实施例提供了用于控制半导体器件的端至端距离的方法。本发明的实施例可以用于图案化5nm节点或超出5nm节点制造的层以实现小于35nm的端至端距离。与现有技术相比，本发明的实施例将周期时间和生产成本从三个光刻工艺和四个蚀刻工艺减少至一个光刻工艺和三个蚀刻工艺。

公开(公告)号：CN102969233B

公开(公告)日：2016-01-20

申请号：CN201210048831.7

申请日：2012-02-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡雯琪 ,  赖加瀚 ,  陈永君 ,  王美匀 ,  吴启明 ,  陈方正 ,  陈煌明 ,  雷明达

IPC: H01L21/28 ,  H01L21/335

CPC classification number: H01L29/78 ,  H01L21/02063 ,  H01L21/28512 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76814 ,  H01L21/76825 ,  H01L21/76831 ,  H01L21/76844 ,  H01L21/76855 ,  H01L23/485 ,  H01L23/535 ,  H01L29/41775 ,  H01L29/45 ,  H01L29/6659 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供了半导体器件及其形成方法，具体公开了用于形成和使用衬垫的系统和方法。一个实施例包括：在衬底之上的层间电介质中形成开口；以及沿着开口的侧壁形成衬垫。从开口的底部去除衬垫的一部分，并且可以穿过衬垫执行清洁工艺。通过使用衬垫，可以减小或消除由清洁工艺引起的对开口侧壁的损伤。此外，衬垫可用于帮助将离子注入衬底。

公开(公告)号：CN103579175A

公开(公告)日：2014-02-12

申请号：CN201210390173.X

申请日：2012-10-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏莉玲 ,  谢静华 ,  陈煌明 ,  曹学文

IPC: H01L23/522

CPC classification number: H01L23/535 ,  H01L21/28035 ,  H01L21/28088 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76847 ,  H01L21/76879 ,  H01L21/76895 ,  H01L23/485 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L29/4916 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66545 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了具有阻挡层的铜接触插塞，其中，一种器件包括导电层，导电层包括底部以及位于底部上方的侧壁部分，其中侧壁部分连接至底部的端部。含铝层与导电层的底部重叠，其中含铝层的顶面与导电层的侧壁部分的顶部边缘基本平齐。氧化铝层覆盖在含铝层之上。含铜区域位于氧化铝层上方并通过氧化铝层与含铝层隔开。含铜区域通过导电层的侧壁部分的顶部边缘电连接至含铝层。