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公开(公告)号：CN110718247A
公开(公告)日：2020-01-21
申请号：CN201910293177.8
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储装置及其操作方法。使用半导体制造工艺制造存储装置。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置不同。例如，半导体制造工艺中的不可控随机物理工艺可能在这些存储装置之间引起小的差异。这些小的差异可以使存储装置中的位线在物理上是唯一的，没有两条位线是相同的。因此，半导体制造工艺中的不可控随机物理工艺可能使得从存储装置读取的电子数据以不同的速率沿着位线传播。可以利用位线的这种物理唯一性来实现物理不可复制功能(PUF)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。
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公开(公告)号：CN106531207B
公开(公告)日：2019-03-22
申请号：CN201610654383.3
申请日：2016-08-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种器件包括存储器阵列，第一数据线和第二数据线。该存储器阵列包括第一带单元、第一子区和第二子区，其中，第一带单元设置在第一子区和第二子区之间。第一数据线具有第一部分和第二部分，其中，第一数据线的第一部分与第一数据线的第二部分断开，并且第一数据线的第二部分配置为将第一子区耦合至第一输入/输出(I/O)电路。第二数据线和第一数据线的第一部分配置为将第二子区耦合至第一I/O电路。本发明的实施例还涉及存储器器件及其形成方法。
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公开(公告)号：CN105895149B
公开(公告)日：2018-12-28
申请号：CN201610069877.5
申请日：2016-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
Abstract: 本发明的实施例涉及一种电路，包括第一数据线、第二数据线、第一拉动器件、第二拉动器件、第三拉动器件和第四拉动器件。第一拉动器件被配置为：响应于第一控制信号而被激活或无效；以及被配置为：当第一拉动器件被激活时，基于第二数据线处的第二信号，将第一数据线处的第一信号拉向第一电压的电压电平。第二拉动器件被配置为：响应于第二控制信号而被激活或无效；以及被配置为：当第二拉动器件被激活时，基于在第一数据线处的第一信号，将第二数据线处的第二信号拉向第一电压的电压电平。
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公开(公告)号：CN107527638A
公开(公告)日：2017-12-29
申请号：CN201710398181.1
申请日：2017-05-31
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/08 , G11C7/065 , G11C7/1096 , G11C7/12 , G11C7/062
Abstract: 本揭露涉及共享感测放大器与写入驱动器。本揭露提供用于感测放大器/写入驱动器电路的系统及方法。一种系统包含对存储器单元作出响应的一组晶体管，所述组晶体管经配置以在第一模式中作为感测放大器操作且在第二模式中作为写入驱动器操作。一或多个切换器经配置以基于控制信号而将所述组晶体管从所述第一模式切换到所述第二模式。所述组晶体管中的特定晶体管由所述一或多个切换器配置以在所述第一模式中在一对输入/输出节点处放大数据并存留所述数据达一时间周期。所述特定晶体管进一步由所述一或多个切换器配置以在所述第二模式中将数据驱动到所述对输入/输出节点。
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公开(公告)号：CN107204767A
公开(公告)日：2017-09-26
申请号：CN201611072621.6
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K19/018521 , H03K19/018507
Abstract: 本发明实施例揭露一种新颖电平移位器。所述电平移位器的电路包含八个MOD晶体管及一电容器，第一MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第二MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第三MOS晶体管具有耦合到所述第一MOS晶体管的漏极的源极，第四MOS晶体管具有耦合到所述第二MOS晶体管的漏极的源极，第五MOS晶体管具有耦合到所述第三MOS晶体管的漏极及所述第二MOS晶体管的栅极的源极，以及耦合到所述第三MOS晶体管的栅极及输入节点的栅极，以及耦合到接地的漏极，第六MOS晶体管具有耦合到所述第四MOS晶体管的漏极及所述第一MOS晶体管的栅极以及输出节点的源极。
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Patent Agency Ranking
公开(公告)号：CN107045878A
公开(公告)日：2017-08-15
申请号：CN201610824118.5
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供了一种双轨存储器，双轨存储器可在第一电压和第二电压下工作，并且双轨存储器包括：在第一电压下工作的存储器阵列；配置为将存储器阵列的字线驱动至第一电压的字线驱动器；配置为传输输入数据信号或输出数据信号的数据路径；以及配置为生成到达存储器阵列、字线驱动器电路和数据路径的控制信号的控制电路；其中，数据路径和控制电路配置为在第一和第二电压这两种电压下工作。本发明还公开了相关的存储器宏和混合供电方法。
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公开(公告)号：CN106560895A
公开(公告)日：2017-04-12
申请号：CN201610750177.2
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G06F17/50
Abstract: 存储器器件包括：用于控制存储器器件的读操作或写操作的跟踪控制电路。跟踪控制电路包括多个跟踪单元，其中，跟踪单元的时序特性仿真位单元在存储器器件的写操作或读操作期间的时序特性。存储器器件还包括：用于配置跟踪控制电路的跟踪单元的数量的至少两条参考字线；和配置为激活至少两条参考字线中的一条或多条的选择电路。本发明的实施例还提供了能够在多种低压下工作而不降低性能的SRAM器件及其方法。
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公开(公告)号：CN102044290B
公开(公告)日：2013-07-24
申请号：CN201010516969.6
申请日：2010-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/413
Abstract: 本发明提供一种存储器与休眠电路，该存储器包括：第一供应电压节点，一存储器宏，一第一电路耦接至存储器宏，一第一装置耦接至第一供应电压节点和第一电路，以及一第二装置耦接至第一供应电压节点和存储器宏。存储器宏之一第二供应电压节点用以选择性地藉由第一电路和第一装置从第一供应电压节点接收电源，或是藉由第二装置从第一供应电压节点接收电源。本发明的存储器与休眠电路的电压Vdiode稳定，并且可以追踪在制造静态随机存取存储器单元的工艺中所产生的差异。
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公开(公告)号：CN1862702B
公开(公告)日：2012-07-18
申请号：CN200610078210.8
申请日：2006-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/401
Abstract: 本发明提供一种存储器系统及只读存储器系统，用以缩短存储单元的存取时间。上述存储器系统包括：至少一存储单元、至少一位线放电次系统，具有至少一放电模组，每个放电模组耦接至位线，而位线又耦接至至少一存储单元，用以在放电控制信号触发时，将位线降低一电压电平；至少一感测放大器，耦接至位线，用以在选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在锁存致能信号触发时，储存由感测放大器决定所要储存的数据。其中放电控制信号在锁存致能信号触发之前被触发，以便降低位线的电压电平而加速数据的读取。本发明可缩短存储单元的存取时间。
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公开(公告)号：CN102340285A
公开(公告)日：2012-02-01
申请号：CN201110068092.3
申请日：2011-03-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H03F3/45
Abstract: 本发明公开了一种用以产生与放大差动信号的电路与方法。关于电路的一些实施例包含：第一左晶体管，其具有第一左汲极、第一左闸极和第一左源极；第二左晶体管，其具有第二左汲极、第二左闸极、和第二左源极；第三左晶体管，其具有第三左汲极、第三左闸极和第三左源极；第一右晶体管，其具有第一右汲极、第一右闸极和第一右源极；第二右晶体管，其具有第二右汲极、第二右闸极和第二右源极；第三右晶体管，其具有第三右汲极、第三右闸极和第三右源极；左节点，其是电性耦接第一左汲极、第二左汲极、第二左闸极、第三右闸极和第三左汲极；以及右节点，其是电性耦接第一右汲极、第二右汲极、第二右闸极、第三左闸极和第三右汲极。
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