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公开(公告)号：CN109119533A
公开(公告)日：2019-01-01
申请号：CN201810668863.4
申请日：2018-06-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明的实施例涉及具有电极的RRAM器件以及相关的形成方法，其中，该电极具有氧阻挡结构，其中，氧阻挡结构配置为通过减轻氧移动并且由此将氧保持在介电数据存储层附近来提高RRAM的可靠性。在一些实施例中，该RRAM器件具有设置在由ILD层围绕的下部互连层上方的底部电极。具有可变电阻的介电数据存储层位于底部电极之上，并且在介电数据存储层上方设置多层顶部电极。多层顶部电极具有通过氧阻挡结构分隔的导电顶部电极层，其中，氧阻挡结构配置为减轻氧在多层顶部电极内的移动。通过在顶部电极内包括氧阻挡结构，由于使氧保持靠近电介电数据存储层，所以提高了RRAM器件的可靠性。
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公开(公告)号：CN108183107A
公开(公告)日：2018-06-19
申请号：CN201711218990.6
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11592
Abstract: 本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。
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公开(公告)号：CN104051615B
公开(公告)日：2017-03-01
申请号：CN201310234123.7
申请日：2013-06-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN106206449A
公开(公告)日：2016-12-07
申请号：CN201510310463.2
申请日：2015-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8247 , H01L27/115 , G11C11/56
Abstract: 本发明涉及一种形成具有良好的良率的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。在一些实施例中，通过在下部金属互连层上方形成底电极，以及在底电极上形成具有第一厚度的可变电阻的介电数据存储层来实施该方法。在介电数据存储层上形成覆盖层。覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。在覆盖层上方形成顶电极，以及在顶电极上方形成上部金属互连层。本发明涉及具有优化的膜方案的高良率RRAM单元。
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公开(公告)号：CN105977378A
公开(公告)日：2016-09-28
申请号：CN201510582125.4
申请日：2015-09-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1233 , H01L27/2436 , H01L45/08 , H01L45/1253 , H01L45/146 , H01L45/1675
Abstract: 本发明涉及一种具有RRAM单元的集成电路器件以及相关的形成方法。在一些实施例中，集成电路器件具有被下部ILD层围绕的下部金属互连层和设置在下部金属互连层上方的底部电极。底部电极具有被底部介电层围绕的下部和比下部宽的上部。底部介电层设置在下部金属互连层和下部ILD层上方。集成电路器件还包括具有位于底部电极上的可变电阻的RRAM介电层和位于RRAM介电层上方的顶部电极。集成电路器件还包括位于底部介电层上方的顶部介电层，顶部介电层与底部电极的上部、RRAM介电层和顶部电极的侧壁均邻接。
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Patent Agency Ranking
公开(公告)号：CN103579174A
公开(公告)日：2014-02-12
申请号：CN201210382138.3
申请日：2012-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5223 , H01L27/10852 , H01L27/10894 , H01L27/10897 , H01L27/2436 , H01L28/40 , H01L29/94 , H01L45/04 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种工艺兼容去耦电容器器件及其制造方法。该去耦电容器器件包括在沉积工艺中沉积的第一介电层部分，该沉积工艺还沉积用于非易失性存储单元的第二介电层部分。使用单个掩模图案化这两部分。还提供了系统级芯片(SOC)器件，SOC包括RRAM单元和位于单个金属间介电层中的去耦电容器。还提供了用于形成工艺兼容去耦电容器的方法。该方法包括图案化顶部电极层、绝缘层和底部电极层以形成非易失性存储元件和去耦电容器。
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公开(公告)号：CN101425516A
公开(公告)日：2009-05-06
申请号：CN200710167197.8
申请日：2007-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L23/522
CPC classification number: H01L27/115 , H01L27/11521
Abstract: 本发明提供一种分裂式栅极存储单元，包括沿第一方向形成于半导体衬底上的多个绝缘区域，在两个相邻的绝缘区域之间定义出有源区域，该有源区域具有形成于该半导体衬底中的一对漏极与源极区域。一对浮动栅极设置于该有源区域上，且自对准于所述绝缘区域，其中该对浮动栅极的顶表面与所述绝缘区域的顶表面高度相等。一对控制栅极自对准于该浮动栅极，且沿第二方向设置于该浮动栅极上。源极线沿该第二方向设置于该对控制栅极之间。一对选择栅极沿该第二方向设置于与该对控制栅极相对的外侧侧壁上。本发明可使得浮动栅极自对准于隔离区域或者说绝缘区域以及源极线，从而有助于存储元件的进一步微缩化和集成化。
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公开(公告)号：CN100423239C
公开(公告)日：2008-10-01
申请号：CN200610002364.9
申请日：2006-01-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115
Abstract: 一种嵌入式非易失存储器元件之制造方法，其包括形成第一掩膜层于半导体基材上之晶胞区以及外围区之多晶硅层上，其中第一掩膜层于晶胞区内包括多个开口。接着，氧化上述开口所暴露出多晶硅层之多个部分，以形成多个多晶硅氧化区，然后去除第一掩膜层。之后，蚀刻未被上述多晶硅氧化区覆盖之多晶硅层，以形成多个浮置栅极，其中蚀刻多晶硅层之步骤伴随溅镀工艺。随后，形成介电层及第二掩膜层于晶胞区以及外围区内。形成光刻胶层于外围区内之第二掩膜层上后，部分蚀刻晶胞区内之第二掩膜层。接下来，部分蚀刻介电层，以形成多个厚度之介电层。然后，去除第二掩膜层，并且形成多个控制栅极，其中前述控制栅极部分形成于晶胞区内之上述浮置栅极上。
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公开(公告)号：CN101154619A
公开(公告)日：2008-04-02
申请号：CN200710153182.6
申请日：2007-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L21/31 , H01L21/82 , H01L21/336
Abstract: 本发明提供一种半导体装置的制造方法，包括下列步骤：步骤A，提供衬底，该衬底包含在其中形成的隔离区；步骤B，在该衬底及部分的隔离区上形成介电层，该介电层具有第一厚度；步骤C，除去该介电层；以及步骤D，重复步骤B至步骤C两次或更多次。与现有技术相比，本发明能使得衬底的预定区域中的介电层具有更大的厚度，从而减少或消除与寄生晶体管、击穿干扰及漏电路径相关的问题。
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公开(公告)号：CN101145583A
公开(公告)日：2008-03-19
申请号：CN200610167336.2
申请日：2006-12-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/788 , H01L29/423 , H01L27/115 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11531 , H01L29/66825 , H01L29/7881
Abstract: 本发明揭示一种分离式栅极存储单元与半导体装置及其形成方法。第一阱区及第二阱区，其分别具有第一导电型及第二导电型且形成于一基底中。一浮置栅极，设置于第一阱区及第二阱区的接面上方并与基底绝缘。一控制栅极，设置于浮置栅极的侧壁并局部延伸至其上表面，且控制栅极与基底及浮置栅极绝缘。一具有第一导电型的掺杂区形成于第二阱区中，而第一阱区与掺杂区是分别作为分离式栅极存储单元的源极与漏极。本发明所述的分离式栅极存储单元与半导体装置及其形成方法，在分离式栅极存储单元制造中额外增加的光刻步骤得以减少，以达到节省制造成本的目的。
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