公开(公告)号：CN105789214B

公开(公告)日：2019-10-15

申请号：CN201510811717.9

申请日：2015-11-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏祖辉 ,  陈志明 ,  蔡嘉雄 ,  喻中一 ,  王嗣裕

IPC: H01L27/11521 ,  H01L27/11568 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/321 ,  H01L29/423 ,  H01L29/49 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明提供了用于闪存单元的诸如纳米硅尖(SiNT)薄膜的量子纳米尖(QNT)以增大擦除速度。QNT薄膜包括第一介电层和布置在第一介电层上方的第二介电层。此外，QNT薄膜包括布置在第一介电层上方并且延伸至第二介电层内的QNT。QNT高宽比大于50％。本发明还提供了QNT基的闪存单元和一种用于制造SiNT基的闪存单元的方法。

公开(公告)号：CN103972061B

公开(公告)日：2017-11-21

申请号：CN201310162628.7

申请日：2013-05-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 邱汉钦 ,  江振豪 ,  陈祈铭 ,  喻中一

IPC: H01L21/265 ,  H01L21/335 ,  H01L29/778

CPC classification number: H01L29/42364 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7787

Abstract: 一种方法包括在衬底上形成III‑V族化合物层并且将主掺杂剂注入到III‑V族化合物层以形成源极区和漏极区。方法进一步包括将V族物质注入到源极区和漏极区。一种半导体器件包括衬底和衬底上方的III‑V族化合物层。半导体器件进一步包括III‑V族层中的源极区和漏极区，其中，源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且第二掺杂剂包括V族材料。本发明还提供了将掺杂剂注入到III族氮化物结构中的方法及形成的器件。

公开(公告)号：CN107032292A

公开(公告)日：2017-08-11

申请号：CN201610945347.2

申请日：2016-11-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志明 ,  谢元智 ,  喻中一

IPC: B81C1/00 ,  B81B7/02

CPC classification number: B81C1/00269 ,  B81B7/0041 ,  B81B2207/093 ,  B81C1/00 ,  B81C2201/0132 ,  B81C2201/019 ,  B81C2203/036 ,  H01L23/488 ,  H01L25/50 ,  B81C1/00261 ,  B81B7/02 ,  B81C2203/01

Abstract: 本发明涉及封装方法及相关的封装结构。本发明提供一种封装方法，其包括提供第一半导体衬底；在所述第一半导体衬底上形成接合区，其中所述第一半导体衬底的所述接合区包括第一接合金属层与第二接合金属层；提供具有接合区的第二半导体衬底，其中所述第二半导体衬底的所述接合区包括第三接合金属层；以及通过使所述第一半导体衬底的所述接合区接触所述第二半导体衬底的所述接合区，将所述第一半导体衬底接合到所述第二半导体衬底；其中所述第一与第三接合金属层包括铜(Cu)，且所述第二接合金属层包括锡(Sn)。本发明还提供一种相关的封装结构。

公开(公告)号：CN103050377B

公开(公告)日：2016-08-31

申请号：CN201210230633.2

申请日：2012-07-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 聂俊峰 ,  喻中一 ,  林宏达

IPC: H01L21/02 ,  H01L21/265

CPC classification number: H01L29/66522 ,  H01L21/2654 ,  H01L29/267

Abstract: 本发明提供了一种制造半导体器件的方法。该方法包括在衬底上方形成第一III?V族层。第一III?V族层包括具有第一表面形态的表面。该方法包括穿过表面对第一III?V族层实施离子注入工艺。离子注入工艺将第一表面形态改变为第二表面形态。在实施离子注入工艺之后，该方法包括在第一III?V族层上方形成第二III?V族层。第二III?V族层的材料成分与第一III?V族层的材料成分不同。本发明还提供了通过注入降低结漏。

公开(公告)号：CN103021804B

公开(公告)日：2015-10-21

申请号：CN201210022053.4

申请日：2012-01-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 聂俊峰 ,  喻中一 ,  林宏达

IPC: H01L21/02

CPC classification number: H01L21/76224

Abstract: 本发明公开了一种制造半导体器件的方法，该方法包括在硅衬底的第一表面和第二表面上方形成第一介电层，第一表面和第二表面为相对的表面。第一介电层的第一部分覆盖衬底的第一表面，并且第一介电层的第二部分覆盖衬底的第二表面。该方法包括形成从第一表面延伸到衬底中的开口。该方法包括通过第二介电层填充开口。该方法包括去除第一介电层的第一部分而没有去除第一介电层的第二部分。本发明还公开了一种在III-V族制造工艺中形成在硅晶圆的背面上方的保护膜。

公开(公告)号：CN104253127A

公开(公告)日：2014-12-31

申请号：CN201310395495.8

申请日：2013-09-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志明 ,  王嗣裕 ,  喻中一

IPC: H01L27/06 ,  H01L21/02

CPC classification number: H01L23/562 ,  H01L21/02016 ,  H01L21/02164 ,  H01L21/02236 ,  H01L21/302 ,  H01L21/30625 ,  H01L21/3205 ,  H01L21/76802 ,  H01L21/76877 ,  H01L21/78 ,  H01L21/8221 ,  H01L22/20 ,  H01L24/73 ,  H01L24/83 ,  H01L25/0657 ,  H01L25/50 ,  H01L27/10829 ,  H01L27/10861 ,  H01L28/40 ,  H01L28/60 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06548 ,  H01L2225/06555 ,  H01L2225/06575 ,  H01L2225/06586 ,  H01L2924/14 ,  H01L2924/1436 ,  H01L2924/15311 ,  H01L2924/3511 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明通过形成在晶圆的反面上的结构来改善深沟槽电容器引起的晶圆翘曲。反面上的结构包括张力膜。张力膜可形成在晶圆的背面上的沟槽内，这样会增强其效果。在一些实施例中，使用晶圆形成3D-IC器件。在一些实施例中，3D-IC器件包括高电压或高功率电路。本发明还公开了具有降低衬底翘曲的背面结构的集成电路。

公开(公告)号：CN104253019A

公开(公告)日：2014-12-31

申请号：CN201410268473.X

申请日：2014-06-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志明 ,  王嗣裕 ,  喻中一

IPC: H01L21/02 ,  H01L23/64

CPC classification number: H01L27/10829 ,  H01L24/73 ,  H01L27/0805 ,  H01L28/40 ,  H01L28/91 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明涉及一种形成电容器结构的方法，包括在凹槽的底部和侧壁上方以及衬底表面上方沉积均匀厚度的多层第一多晶硅(POLY)层，其中，多层第一多晶硅(POLY)层通过多层氧化物/氮化物/氧化物(ONO)层彼此分隔开。在多层第一多晶硅层上方沉积第二多晶硅层，第二多晶硅层通过ONO层与第一多晶硅层分隔开，并且第二多晶硅层填充凹槽的剩余部分。使用第一化学机械抛光(CMP)去除第二多晶硅层和第二ONO层的部分。使用第一图案化和蚀刻工艺去除表面上的多层第一多晶硅层的每层和第一ONO层不在电容器结构的掺杂区域内的部分，从而暴露多层第一多晶硅层的每层的顶面以用于接触件形成。本发明涉及深沟槽电容器。

公开(公告)号：CN103545348A

公开(公告)日：2014-01-29

申请号：CN201210411732.0

申请日：2012-10-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈祈铭 ,  邱汉钦 ,  喻中一 ,  蔡嘉雄

IPC: H01L29/06 ,  H01L21/20 ,  H01L21/02

CPC classification number: H01L21/02381 ,  H01L21/02458 ,  H01L21/02488 ,  H01L21/02505 ,  H01L21/0251 ,  H01L21/0254 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7786

Abstract: 用于硅衬底上的III族氮化物的扩散阻挡层。本发明涉及集成电路及其形成。在一些实施例中，集成电路包括扩散阻挡层。扩散阻挡层可以布置成阻止来自Si衬底的Si和O2扩散到III族氮化物层内。扩散阻挡层可以包含Al2O3。在一些实施例中，集成电路还包括设置在硅衬底和III族氮化物层之间的晶格匹配结构。

公开(公告)号：CN102479683A

公开(公告)日：2012-05-30

申请号：CN201110336947.6

申请日：2011-10-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈祈铭 ,  喻中一 ,  蔡嘉雄 ,  黄和涌

IPC: H01L21/02 ,  H01L33/00

CPC classification number: H01L21/0254 ,  H01L21/02365 ,  H01L21/02381 ,  H01L21/02455 ,  H01L21/02458 ,  H01L21/02658 ,  H01L29/66446 ,  H01L29/66522 ,  H01L33/007

Abstract: 提供一种制造半导体器件的方法。该方法包括提供具有相对的第一侧面和第二侧面的硅衬底。第一侧面和第二侧面的至少其中之一包括硅(111)表面。该方法包括在硅衬底的第一侧面上形成高热膨胀系数(CTE)层。高CTE层的CTE大于硅的CTE。该方法包括在硅衬底的第二侧面上方形成缓冲层。缓冲层的CTE大于硅的CTE。该方法包括在缓冲层的上方形成III-V族的层。III-V族的层的CTE比缓冲层的CTE高。

公开(公告)号：CN102129900A

公开(公告)日：2011-07-20

申请号：CN201010170233.8

申请日：2010-04-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶德强 ,  匡训沖 ,  刘铭棋 ,  喻中一 ,  赵治平 ,  亚历山大·卡尼斯基

IPC: H01C17/075 ,  H01L21/02

CPC classification number: H01L28/20 ,  H01L21/76801 ,  H01L21/76843 ,  H01L21/76864 ,  H01L21/76865 ,  H01L27/016 ,  H01L28/24

Abstract: 本发明提供一种薄膜电阻器的制造方法，包括：形成一掺杂区于一半导体基板中；形成一介电层于该基板上；形成一薄膜电阻器于该介电层上；于该薄膜电阻器进行回火之前，形成一接触孔于该介电层中，其中该接触孔露出一部分的该掺杂区；以及于形成该接触孔之后，对该薄膜电阻器实施一快速热回火。本发明可减少工艺时间，且经调整后的薄膜电阻器(TFR)特性不会因后续第二次的回火步骤而受影响。