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公开(公告)号：CN104575587A
公开(公告)日：2015-04-29
申请号：CN201310698578.4
申请日：2013-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/02 , G11C5/025 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/418
Abstract: 本发明提供了存储器布置以及激活存储器布置中的存储单元以为读操作和写操作中的至少一个做准备的技术和系统。存储器布置包括至少包含第一输入端和第二输入端的字线驱动器。第一输入端可操作地连接至第一解码器，而第二输入端可操作地连接至第二解码器。当字线驱动器在第一输入端感测第一电压并且在第二输入终端感测第二电压时，字线驱动器输出激活存储单元的门电压信号。
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公开(公告)号：CN102456392B
公开(公告)日：2014-09-10
申请号：CN201110311684.3
申请日：2011-10-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/222
Abstract: 一种存储器器件，提供了存储器器件和时钟偏移发生器，支持至少两个读取操作和写入操作，在存储器器件的读取-读取操作模式、读取-写入操作模式，写入-写入操作模式中，该至少两个读取操作和写入操作可以同时进行。在同时产生的沿会造成有害负载的操作模式中，时钟偏移发生器产生至少两个稳定和平衡的时钟信道，该时钟信道装载了至少两个时钟信号，并且，该时钟偏移发生器改变了时钟信号沿的相对时序，使得该沿及时位移。
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公开(公告)号：CN102117651B
公开(公告)日：2014-07-02
申请号：CN201010196921.1
申请日：2010-06-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/063 , G11C11/412 , G11C11/413
Abstract: 本发明提供一种静态随机存取存储器电路与双端口静态随机存取存储单元阵列，该静态随机存取存储器电路包括至少一静态随机存取存储单元阵列，而静态随机存取存储单元阵列包括多列和多行，并且列和行的交点均具有一静态随机存取存储单元。其中每一个上述静态随机存取存储单元具有一第一字线和一第二字线，第一字线连接至一第一耦合噪声限制电路，并且第一耦合噪声限制电路包括具有一第一NMOS场效应晶体管和一第一PMOS场效应晶体管的一第一反向器以及一第二NMOS场效应晶体管。本发明可大幅地降低介于所选择字线与其相邻未选择字线之间的反射噪声。
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公开(公告)号：CN102148052A
公开(公告)日：2011-08-10
申请号：CN201010243661.9
申请日：2010-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
Abstract: 本发明提供一种电路装置，包括一区域控制电路，具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一电压电平偏移至一第二电压电平，以回应所接受的一第一地址信号，该区域控制电路可提供一准偏移过的第一地址信号；以及一字线驱动器，具有至少一输入以及一输出，该至少一输入用以接收多个地址信号，其中该至少一输入包括一第一输入，用以耦接至该区域控制电路以接收该准偏移过的第一地址信号，而该输出电性耦接至一存储器单元阵列的一字线。本发明透过在区域控制电路上使用电平偏移器，可减少双电源存储器装置中使用电平偏移器的数量。
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公开(公告)号：CN101136252A
公开(公告)日：2008-03-05
申请号：CN200710002387.4
申请日：2007-01-15
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C29/02 , G11C17/18 , G11C29/027
Abstract: 本发明提供一种修复电路及避免电子保险丝在静电放电测试时烧毁的方法，该修复电路由至少一个形成正电压供应(Vq)焊垫与较低电压供应源(Vss)之间部分导通路径的电子保险丝构成。该修复电路包括至少一开关装置与至少一控制电路。所述至少一开关装置具有一控制端并耦接在Vq焊垫与所述至少一电子保险丝之间。所述至少一控制电路分别耦接至控制端与Vq焊垫。在一正向高电压施加至Vq焊垫时，控制电路使该开关装置的导通状态延后一段预定时间，从而阻挡在ESD发生时产生的杂散电流。因此，该修复电路可避免所述至少一电子保险丝被错误地编程。
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Patent Agency Ranking
公开(公告)号：CN119889387A
公开(公告)日：2025-04-25
申请号：CN202410770289.9
申请日：2024-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/408 , G11C11/4091 , G11C11/4096
Abstract: 一种记忆体装置及其操作方法，记忆体装置具有记忆体单元，记忆体单元在具有第一电压位准的第一电源域中操作。记忆体字线连接至记忆体单元，且记忆体位元线连接至记忆体单元。字线解码器电路在第一电源域中操作，且字线驱动器电路用以自字线解码器电路接收行地址信号且输出字线致能信号至记忆体字线。IO电路连接至记忆体位元线，且IO电路在具有低于第一电压位准的第二电压位准的第二电源域中操作。追踪字线连接至追踪单元，且追踪字线用以在第一电源域中输出追踪单元致能信号。追踪位元线连接至追踪单元，且追踪位元线用以在第一电源域中输出触发信号至IO电路。
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公开(公告)号：CN116884453A
公开(公告)日：2023-10-13
申请号：CN202310541304.8
申请日：2023-05-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种存储器电路包括：第一位线和第二位线，耦合至一组存储器单元；局部输入输出电路，包括第一数据线和第二数据线；第一控制电路，被配置为生成第一感测放大器信号和第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；开关电路，被配置为在写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在读取操作期间，将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离；以及第一锁存器，在读取操作期间被配置为感测放大器，并且在写入操作期间被配置为写入锁存器。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN114708896A
公开(公告)日：2022-07-05
申请号：CN202110218704.6
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司 , 台积电(中国)有限公司
Abstract: 本公开涉及存储器电路及其操作方法。一种存储器电路，包括：NAND逻辑门、第一N型晶体管、第二N型晶体管、第一反相器和第一锁存器。NAND逻辑门被配置为接收第一位线信号和第二位线信号，并且生成第一信号。第一N型晶体管耦合至NAND逻辑门，并且被配置为接收第一预充电信号。第二N型晶体管耦合至第一N型晶体管和参考电压源，并且被配置为接收第一时钟信号。第一反相器耦合至NAND逻辑门，并且被配置为输出从第一信号反相的数据信号。第一锁存器耦合至NAND逻辑门，并且被配置为响应于至少第一时钟信号或第一预充电信号而锁存第一信号。
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公开(公告)号：CN107204202B
公开(公告)日：2021-10-08
申请号：CN201710160253.9
申请日：2017-03-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418 , G11C11/419
Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。
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公开(公告)号：CN109215695B
公开(公告)日：2020-11-06
申请号：CN201810584360.9
申请日：2018-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14
Abstract: 电子器件包括内部电源导轨；多个第一主接头开关，用于将内部电源导轨耦合到第一电源；多个第二主接头开关，用于将内部电源导轨耦合到第二电源；辅助电路，包括用于将内部电源导轨耦合到第一电源的第一辅助接头开关和用于将内部电源导轨耦合到第二电源的第二辅助接头开关；反馈电路，反馈电路跟踪第一和第二主接头开关的状态；以及控制电路，控制电路响应于开关控制信号和反馈电路的输出来控制第一主接头开关、第二主接头开关以及第一和第二辅助接头开关。本发明提供了用于电子器件的电源转换方法及存储器件。
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