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公开(公告)号：CN105811962B
公开(公告)日：2019-07-19
申请号：CN201610139358.1
申请日：2011-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K3/356165
Abstract: 第一反相器的输入端被配置为用作输入端节点。第一反相器的输出端连接至第二反相器的输入端。第二反相器的输出端被配置为用作输出端节点。第三反相器的输入端连接至第一反相器的输入端。第一NMOS晶体管的栅极连接至第三反相器的输出端。第一NMOS晶体管的漏极连接至第二反相器。第一NMOS晶体管的源极被配置为用作输入端电平节点。当输入端节点被配置为接收低逻辑电平时，输出端节点被配置为接收由输入端电平节点处的电压电平提供的电压值。
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公开(公告)号：CN102646450B
公开(公告)日：2016-03-23
申请号：CN201110283893.1
申请日：2011-09-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C17/16
Abstract: 本发明公开一种一次性可编程(OTP)存储单元包括第一晶体管和第二晶体管。第一晶体管具有：第一漏极、第一源极、第一栅极、以及高于第二晶体管的第二正常工作电压值的第一正常工作电压值。第二晶体管具有第二漏极、第二源极、以及第二栅极。将第一源极连接至第二漏极。将第二源极配置为检测存储在OTP存储单元中的数据。
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公开(公告)号：CN102237140B
公开(公告)日：2015-01-21
申请号：CN201010569554.5
申请日：2010-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C17/16
Abstract: 本发明提供一种熔丝程序化电路及熔丝的程序化方法。该电路包括一电性熔丝，耦接于一MOS晶体管及一电流源节点之间，以及一感测控制电路，耦接于MOS晶体管的一栅极。感测控制电路用以接收一程序化脉冲以及输出一已修正程序化脉冲至MOS晶体管的栅极，以便程序化电性熔丝。已修正程序化脉冲的脉宽由流经电性熔丝的一熔丝电流所决定。本发明有利于降低电性熔丝上的热应力，以便熔断的电性熔丝在各种范围更广的压力、体积、温度变异下具有更高的阻值与更大的感应边限。
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公开(公告)号：CN102385934B
公开(公告)日：2014-10-15
申请号：CN201110166127.7
申请日：2011-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/18
Abstract: 一种方法包括从非易失性存储器中的多个存储器位单元的子集中读取数据。该数据显示出至少一个单个损坏的位单元的地址。该方法进一步包括将数据直接装入寄存器中，接收将要进行访问的数据的地址，确定接收到的地址是否是任一单个损坏的位单元；以及如果接收到的地址是任一单个损坏的位单元的地址，则访问寄存器中的数据。
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公开(公告)号：CN102738114A
公开(公告)日：2012-10-17
申请号：CN201210022548.7
申请日：2012-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525 , H01L21/768 , G11C17/14
CPC classification number: H01L23/5256 , G11C17/10 , G11C17/16 , H01L2924/0002 , H01L2924/00
Abstract: 本文所公开的方法和结构的实施例提供了形成和编程未金属硅化多晶硅熔丝的机制。未金属硅化多晶硅熔丝和编程晶体管形成一次性可编程(OTP)存储器单元，该一次性可编程存储器单元可以用低编程电压编程。本发明还提供了一种未金属硅化多晶硅熔丝。
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公开(公告)号：CN102447468A
公开(公告)日：2012-05-09
申请号：CN201110209151.4
申请日：2011-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , H03K19/003
CPC classification number: H03K19/00315 , H03K19/018528
Abstract: 耐高压驱动器(耐高压反相器电路)，包括：第一PMOS晶体管，源极连接至VDDQ，漏极连接至第一节点；第二PMOS晶体管，源极连接至第一节点，漏极连接至输出端；第一NMOS晶体管，源极连接至VSS，漏极连接至第二节点；第二NMOS晶体管，源极连接至第二节点，漏极连接至输出端。通过具有在VDDQ和VSS之间摆动的电压的第一信号来控制第一PMOS晶体管的栅极。通过具有在VDD和VSS之间摆动的电压的第二信号来控制第一NMOS晶体管和第二PMOS晶体管的栅极。VDD低于VDDQ。第二NMOS晶体管的栅极利用大于VSS的第一电压来加偏压。
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公开(公告)号：CN101547003A
公开(公告)日：2009-09-30
申请号：CN200810210581.6
申请日：2008-09-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/20 , H03K19/0948 , H03K19/003
CPC classification number: H03K19/00315
Abstract: 本发明提出一种耐高压反相器电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源VDDQ和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅；其中，所述VDD低于所述VDDQ，所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。
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公开(公告)号：CN110648697A
公开(公告)日：2020-01-03
申请号：CN201910387123.8
申请日：2019-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/412
Abstract: 本发明的实施例提供了选择电路、用于存储器存储系统的防闩锁电路及方法。公开了用于可配置存储器存储系统的各个实施例。可配置存储器存储选择性地从多个操作电压信号中选择操作电压信号以动态地控制各个操作参数。例如，可配置存储器存储系统选择性地从多个操作电压信号中选择最大操作电压信号以最大化读取/写入速度。作为另一实例，可配置存储器存储系统选择性地从多个操作电压信号中选择最小操作电压信号以最小化功耗。此外，可配置存储器存储系统选择性地将最大操作电压信号提供给其一些晶体管的块状(B)端子，以防止闩锁这些晶体管。在一些情况下，可配置存储器存储系统可动态地调节最大操作电压信号以补偿最大操作电压信号中的波动。
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公开(公告)号：CN108122570A
公开(公告)日：2018-06-05
申请号：CN201710177075.0
申请日：2017-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/22 , G11C11/419
CPC classification number: G11C11/419 , G11C7/227 , G11C7/22
Abstract: 一种存储器装置包括：存储器阵列，包括用以存储数据位的至少一个位单元；跟踪电路，耦合至所述存储器阵列，并用以响应于时钟信号的第一时序边沿来提供使能信号，其中所述使能信号模仿在所述存储器阵列中传播的电信号路径；以及控制逻辑电路，包括耦合至所述跟踪电路的时序控制引擎，其中所述时序控制引擎用以在所述时钟信号的第二时序边沿与所述使能信号的第三时序边沿之间选择较快的时序边沿来终止所述位单元的正在进行的操作。
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公开(公告)号：CN103065685B
公开(公告)日：2016-10-05
申请号：CN201210084815.3
申请日：2012-03-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开了一种电熔丝存储阵列以及一种机制，用于重新配置eFuse存储阵列以使得两个或多个相邻eFuse位单元并排放置且共享编程位线。通过允许两个或多个相邻eFuse位单元共享编程位线，编程位线的长度被缩短，这导致编程位线更低的电阻率。编程位线的宽度还可以增加以进一步减小编程位线的电阻率。对于使用低电阻率eFuse的先进eFuse存储阵列来说，需要具有低电阻和高电流的编程位线。
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