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公开(公告)号：CN111668121A
公开(公告)日：2020-09-15
申请号：CN201910164096.8
申请日：2019-03-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种晶圆接合结构及其形成方法。晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合介电层及接合垫。形成第一晶圆包括以下工艺。提供半导体结构，半导体结构的边缘具有第一塌边区域。形成附加介电层，以填补第一塌边区域。在半导体结构及附加介电层上形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中，其中在附加介电层上方的导电层具有凸起。进行移除工艺，以移除位于接合介电层上的导电层，余留在开口中的导电层形成接合垫，其中移除工艺包括平坦化工艺，且凸起被平坦化工艺移除。
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公开(公告)号：CN107039394B
公开(公告)日：2020-05-15
申请号：CN201611189878.X
申请日：2016-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/498 , H01L23/52 , H01L23/528
Abstract: 本揭露实施例提供一种半导体结构及其制造方法。所述半导体结构包括半导体衬底；以及互连件结构，其在所述半导体衬底上方。所述半导体结构也包括接垫，所述接垫在所述半导体衬底中且耦合到所述互连件结构。所述接垫包括两个导电层。
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公开(公告)号：CN112750758B
公开(公告)日：2025-05-27
申请号：CN202010940991.7
申请日：2020-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/48 , H01L23/528 , H01L21/60
Abstract: 在一些实施例中，本公开涉及一种形成集成芯片结构的方法。可以通过在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层来执行该方法。执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分。边缘修整工艺导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁而耦合到上表面的凹进表面。在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电保护层。本公开还涉及形成多维集成芯片的方法以及集成芯片结构。
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公开(公告)号：CN114695403A
公开(公告)日：2022-07-01
申请号：CN202110493803.5
申请日：2021-05-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 一种集成电路、像素传感器及其形成方法。像素传感器包含衬底，所述衬底具有与背侧相对的前侧。图像传感器元件包括设置在衬底内的有源层，其中有源层包括锗。抗反射涂层(ARC)结构上覆于衬底的背侧。ARC结构包含上覆于衬底的背侧的第一介电层、上覆于第一介电层的第二介电层以及上覆于第二介电层的第三介电层。第一介电层的第一折射率小于第二介电层的第二折射率且第三介电层的第三折射率小于第一折射率。
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公开(公告)号：CN114695136A
公开(公告)日：2022-07-01
申请号：CN202110507092.2
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L23/544 , H01L21/67
Abstract: 一种形成集成芯片的方法包括在半导体晶片的中心区之上形成多个半导体器件。半导体晶片包括在侧向上环绕中心区的外围区及设置在外围区内的圆周边缘。半导体晶片包括沿着圆周边缘设置的缺口。在半导体器件之上形成层间介电(ILD)层堆叠，且ILD层堆叠在侧向上设置在中心区内。在外围区之上形成接合支撑结构，使得接合支撑结构包括沿着接合支撑结构的圆周边缘设置的接合结构缺口。形成接合支撑结构包括将半导体晶片设置在下部等离子体禁区(PEZ)环之上，所述下部等离子体禁区(PEZ)环包括沿着下部PEZ环的圆周边缘设置的PEZ环缺口。
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Patent Agency Ranking
公开(公告)号：CN114628258A
公开(公告)日：2022-06-14
申请号：CN202110418859.4
申请日：2021-04-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50
Abstract: 本发明提供一种制造半导体配置的方法，包含：在第一晶片的第一晶片界面区中形成第一分子离子层；在第二晶片的第二晶片界面区中形成第二分子离子层；通过在朝向第一晶片界面区以及第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力来形成将第一晶片界面区连接到第二晶片界面区的第一分子键；以及使第一晶片以及第二晶片退火以形成将第一晶片界面区连接到第二晶片界面区的第二分子键。
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公开(公告)号：CN109427832B
公开(公告)日：2021-09-28
申请号：CN201711246847.8
申请日：2017-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本公开实施例涉及影像感应器集成芯片，其具有的深沟槽隔离结构具有反射元件。影像感应器集成芯片包含影像感应元件安排在基底内，多个突出部沿着基底的第一侧安排在影像感应元件之上，一或更多吸收增强层安排在这些突出部上方且在突出部之间，多个深沟槽隔离结构安排于沟槽内且设置于影像感应元件的相对两侧，并从基底的第一侧延伸至基底内，这些深沟槽隔离结构各自包含反射元件，其具有一或更多反射区配置为反射电磁辐射。通过使用反射元件反射电磁辐射，使相邻的像素区之间的串音(cross‑talk)减少，藉此改善影像感应器集成芯片的效能。
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公开(公告)号：CN112750758A
公开(公告)日：2021-05-04
申请号：CN202010940991.7
申请日：2020-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/48 , H01L23/528 , H01L21/60
Abstract: 在一些实施例中，本公开涉及一种形成集成芯片结构的方法。可以通过在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层来执行该方法。执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分。边缘修整工艺导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁而耦合到上表面的凹进表面。在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电保护层。本公开还涉及形成多维集成芯片的方法以及集成芯片结构。
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公开(公告)号：CN112397535A
公开(公告)日：2021-02-23
申请号：CN202010738104.8
申请日：2020-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本揭露提供一种半导体影像感测器装置及其制造方法。例如半导体影像感测器装置包含感测器，具有正面以及背面，在感测器的正面形成金属互连层，在感测器的背面形成抗反射涂层，在抗反射涂层上形成复合蚀刻终止层，其中复合蚀刻终止层包含富氢层以及压缩高密度层，接着在复合蚀刻终止层上形成滤光层。
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公开(公告)号：CN109524388B
公开(公告)日：2020-07-31
申请号：CN201711085852.5
申请日：2017-11-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/522
Abstract: 本发明实施例涉及具有集成电感器的半导体结构。本发明实施例揭示一种半导体结构，其包含：衬底；所述衬底上方的第一钝化层；所述第一钝化层上方的第二钝化层；及所述第二钝化层中的磁芯；其中所述磁芯包含第一磁性材料层及在所述第一磁性材料层上方的第二磁性材料层，所述第一磁性材料层及所述第二磁性材料层被高电阻隔离层分离，且所述高电阻隔离层具有大于约1.3欧姆‑厘米的电阻率。
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