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公开(公告)号：CN108140556A
公开(公告)日：2018-06-08
申请号：CN201580083223.1
申请日：2015-08-22
Applicant: 东京毅力科创株式会社
IPC: H01L21/027
CPC classification number: H01L22/12 , G03F7/70783 , H01L21/0274 , H01L21/30625 , H01L22/20
Abstract: 所描述的实施方式涉及用于减少光刻畸变的方法和设备。半导体基片的背侧可以被纹理化。然后，可以在具有经纹理化的背侧的半导体基片上执行光刻工艺。
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公开(公告)号：CN114585969B
公开(公告)日：2025-02-07
申请号：CN202080064261.3
申请日：2020-09-17
Applicant: 东京毅力科创株式会社
Inventor： 安东·J·德维利耶 , 约迪·格热希科维亚克 , 丹尼尔·富尔福德 , 理查德·A·法雷尔 , 杰弗里·史密斯
Abstract: 提供了一种在基板上形成图案的方法。该方法包括在基板的下层上形成第一层，其中，第一层被图案化以具有第一结构。该方法还包括在第一结构的侧表面上沉积接枝材料，其中，接枝材料包括溶解性转移材料。该方法还包括将溶解性转移材料扩散预定距离进入邻接溶解性转移材料的相邻结构，其中，溶解性转移材料改变相邻结构在显影剂中的溶解性，并且使用显影剂去除相邻结构的可溶部分以形成第二结构。
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公开(公告)号：CN111919283B
公开(公告)日：2024-02-27
申请号：CN201980019971.1
申请日：2019-03-19
Applicant: 东京毅力科创株式会社
IPC: H01L21/027 , H01L21/311 , H01L21/768 , H01L21/56 , H01L21/67 , G03F7/00
Abstract: 本文中的技术包括处理和系统，通过所述处理和系统可以减轻或校正可再现的CD变化图案，以经由分辨率增强从微加工的图案化工艺中产生期望的CD。识别跨一组晶片的CD变化的可重复部分，然后生成校正曝光图案。直写式投射系统使这种校正图案作为分量曝光、增强曝光或部分曝光而曝光在基板上。常规的基于掩模的光刻系统执行作为第二分量曝光或主要分量曝光的初级图案化曝光。两个分量曝光在组合时增强图案化曝光的分辨率以在无需对每个晶片进行测量的情况下改善正在被处理的基板上的CD。(56)对比文件US 2009176174 A1,2009.07.09CN 107660277 A,2018.02.02US 2016147164 A1,2016.05.26US 2017010531 A1,2017.01.12
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公开(公告)号：CN111699550B
公开(公告)日：2023-05-09
申请号：CN201980012407.7
申请日：2019-03-19
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯 , 安东·J·德维莱尔 , 塔皮利·N·坎达巴拉 , 约迪·格热希科维亚克 , 尤凯鸿
IPC: H01L21/8238 , H01L27/092 , H01L21/768
Abstract: 披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。
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公开(公告)号：CN108701587B
公开(公告)日：2023-04-21
申请号：CN201780013847.5
申请日：2017-01-26
Applicant: 东京毅力科创株式会社
IPC: H01L21/027 , G03F7/16 , H01L21/28
Abstract: 本文的技术提供了用于沉积旋涂金属材料的方法以创建在沉积物中没有空隙的金属硬掩模(MHM)结构。这包括有效旋涂沉积TiOx、ZrOx、SnOx、HFOx、TaOx等。这样的材料可有助于提供材料蚀刻耐性的差异以进行差异化。通过使旋涂金属硬掩模(MHM)能够与多线层一起使用，可以有效地使用基于狭缝的或自对准阻挡的策略。本文的技术包括确定填充给定浮雕图案中的特定开口的填充材料，改变开口内的表面的表面能值使得液体形式的填充材料与侧壁或底表面之间的界面的接触角值能够实现无间隙或无空隙的填充。
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Patent Agency Ranking
公开(公告)号：CN114175248A
公开(公告)日：2022-03-11
申请号：CN202080054218.9
申请日：2020-06-24
Applicant: 东京毅力科创株式会社
IPC: H01L27/092 , H01L27/06 , H01L21/8238
Abstract: 本披露内容的各方面提供了一种半导体装置，该装置包括第一晶体管堆叠体和第二晶体管堆叠体。该第一堆叠体包括第一晶体管和沿着垂直于衬底平面的Z方向堆叠在该第一晶体管上的第二晶体管。该第二堆叠体包括第三晶体管和沿着该Z方向堆叠在该第三晶体管上的第四晶体管。该半导体装置包括第一布线轨道和与该第一布线轨道电隔离的第二布线轨道。该第一布线轨道和该第二布线轨道在平行于衬底平面的X方向上延伸。第一导电迹线和第四导电迹线分别将该第一晶体管的第一栅极和该第四晶体管的第四栅极导电耦合到该第一布线轨道。第一端子结构分别导电耦合该第一晶体管、该第二晶体管、该第三晶体管和该第四晶体管的四个源极/漏极端子。
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公开(公告)号：CN112956024A
公开(公告)日：2021-06-11
申请号：CN201980071531.0
申请日：2019-10-29
Applicant: 东京毅力科创株式会社
IPC: H01L27/06 , H01L27/088 , H01L27/11 , H01L27/115
Abstract: 一种三维(3D)集成电路(IC)包括具有衬底表面的衬底、设置在该衬底中的电力轨、以及第一半导体器件层级，该第一半导体器件层级设置在该衬底中并且沿着该衬底的厚度方向位于该电力轨之上。布线层级设置在该衬底中，并且第二半导体器件层级设置在该衬底中并沿着该厚度方向位于该布线层级之上。该第二半导体器件层级在该厚度方向上堆叠在该第一半导体器件层级上，使得该布线层级插入在该第一半导体器件层级与该第二半导体器件层级之间。第一竖直互连结构从该布线层级向下延伸到该第一半导体器件层级，以将该布线层级电连接到该第一半导体器件层级内的器件。第二竖直互连结构从该布线层级向上延伸到该第二半导体器件层级，以将该布线层级电连接到该第二半导体器件层级内的器件。
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公开(公告)号：CN112585752A
公开(公告)日：2021-03-30
申请号：CN201980055054.9
申请日：2019-09-04
Applicant: 东京毅力科创株式会社
IPC: H01L27/11
Abstract: 提供了一种半导体器件。该半导体器件包括晶体管堆叠，该晶体管堆叠具有堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每个晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该半导体器件进一步包括在该衬底上方形成的一个或多个导电平面。该一个或多个导电平面被定位成与该晶体管堆叠相邻、跨越该晶体管堆叠的高度并且电耦合到该晶体管堆叠。
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公开(公告)号：CN107112212B
公开(公告)日：2021-03-12
申请号：CN201580070433.7
申请日：2015-12-17
Applicant: 东京毅力科创株式会社
IPC: H01L21/033
Abstract: 与使用常规自对准多重图案化和顺序光蚀刻沉积图案化方法相比的用于在较小尺寸下产生子分辨率沟槽、接触开口、线和其他结构的图案化方法。本文中的技术包括使用已经被改性以提供几乎没有或没有蚀刻抗性(快速蚀刻)的接枝聚合物材料的图案化。接枝聚合物材料作为间隔物材料沉积在具有心轴的基底上。间隔物材料选择性地附着至心轴表面，而不附着至下层的露出部分。间隔物材料也附着到特定长度使得形成侧壁间隔物。用填充材料填充间隔物之间的开口，然后蚀刻由接枝材料制成的侧壁间隔物，由此产生反间隔物。可以结合蚀刻转移到记忆层和/或使用额外的浮雕图案来产生多种特征。
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公开(公告)号：CN111542923A
公开(公告)日：2020-08-14
申请号：CN201880085260.X
申请日：2018-12-03
Applicant: 东京毅力科创株式会社
Inventor： 杰弗里·史密斯 , 安东·J·德维莱尔 , 坎达巴拉·N·塔皮利 , 苏巴迪普·卡尔
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开内容的各方面提供了一种半导体器件，该半导体器件包括：形成在衬底上的第一场效应晶体管(FET)，该第一场效应晶体管包括第一栅极；沿基本上垂直于衬底的方向堆叠在第一FET上的第二FET，该第二FET包括第二栅极。该半导体器件还包括第一布线轨线和与第一布线轨线电隔离的第二布线轨线。第一布线轨线和第二布线轨线中的每一个设置在沿所述方向堆叠在第二FET上的布线平面上。该半导体器件还包括：第一导电迹线，其被配置成将第一FET的第一栅极导电地耦接至第一布线轨线；以及第二导电迹线，其被配置成将第二FET的第二栅极导电地耦接至第二布线轨线。
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