公开(公告)号：CN112470257B

公开(公告)日：2024-03-29

申请号：CN201980049558.X

申请日：2019-07-26

Applicant: 东京毅力科创株式会社

Inventor： 罗伯特·D·克拉克 ,  坎达巴拉·N·塔皮利

IPC: H01L21/28 ,  H01L21/285 ,  H01L21/02 ,  H01L29/51 ,  H01L21/324

Abstract: 描述了形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法。该铪锆基膜可以是掺杂的或非掺杂的。该方法包括在衬底上沉积厚度大于5纳米的铪锆基膜，在该铪锆基膜上沉积盖层，对该衬底进行热处理以使该铪锆基膜以非中心对称的正交相、四方相或其混合物结晶。该方法进一步包括从该衬底去除该盖层，将该经热处理的铪锆基膜减薄到小于5纳米的厚度，其中该减薄的经热处理的铪锆基膜保持该结晶的非中心对称的正交相、四方相或其混合物。

公开(公告)号：CN111542923A

公开(公告)日：2020-08-14

申请号：CN201880085260.X

申请日：2018-12-03

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维莱尔 ,  坎达巴拉·N·塔皮利 ,  苏巴迪普·卡尔

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开内容的各方面提供了一种半导体器件，该半导体器件包括：形成在衬底上的第一场效应晶体管(FET)，该第一场效应晶体管包括第一栅极；沿基本上垂直于衬底的方向堆叠在第一FET上的第二FET，该第二FET包括第二栅极。该半导体器件还包括第一布线轨线和与第一布线轨线电隔离的第二布线轨线。第一布线轨线和第二布线轨线中的每一个设置在沿所述方向堆叠在第二FET上的布线平面上。该半导体器件还包括：第一导电迹线，其被配置成将第一FET的第一栅极导电地耦接至第一布线轨线；以及第二导电迹线，其被配置成将第二FET的第二栅极导电地耦接至第二布线轨线。

公开(公告)号：CN110777363A

公开(公告)日：2020-02-11

申请号：CN201910682793.2

申请日：2019-07-26

Applicant: 东京毅力科创株式会社

Inventor： 坎达巴拉·N·塔皮利

IPC: C23C16/455 ,  C23C16/34 ,  H01L21/285 ,  H01L29/51

Abstract: 本申请设计形成具有(200)晶体织构的氮化钛膜的方法，描述了基底加工方法，其用于形成可以用于超导金属化或功函数调整应用的氮化钛材料。所述基底处理方法包括：通过气相沉积在基底上沉积至少一个单层的第一氮化钛膜，以及用等离子体激发的含氢气体处理第一氮化钛膜，其中所述第一氮化钛膜是多晶的并且所述处理使第一氮化钛膜的(200)晶体织构增加。所述方法还包括：通过气相沉积在经处理的至少一个单层的第一氮化钛膜上沉积至少一个单层的第二氮化钛膜，以及用等离子体激发的含氢气体处理至少一个单层的第二氮化钛膜。

公开(公告)号：CN110800113B

公开(公告)日：2023-06-06

申请号：CN201880041590.9

申请日：2018-06-21

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维利耶 ,  坎达巴拉·N·塔皮利

IPC: H01L29/66 ,  H01L29/78

Abstract: 本公开的方面提供半导体器件和制造所述半导体器件的方法。所述半导体器件包括电力轨道，所述电力轨道形成于隔离沟槽中。所述电力轨道被介电质盖层覆盖，所述介电质盖层将所述电力轨道与所述介电质盖层上的导电图案结构隔离。此外，在所述介电质盖层中选择性地形成开口并且用导电材料填充所述开口以选择性地连接导电图案结构与所述电力轨道。

公开(公告)号：CN112470257A

公开(公告)日：2021-03-09

申请号：CN201980049558.X

申请日：2019-07-26

Applicant: 东京毅力科创株式会社

Inventor： 罗伯特·D·克拉克 ,  坎达巴拉·N·塔皮利

IPC: H01L21/28 ,  H01L21/285 ,  H01L21/02 ,  H01L29/51 ,  H01L21/324

Abstract: 描述了形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法。该铪锆基膜可以是掺杂的或非掺杂的。该方法包括在衬底上沉积厚度大于5纳米的铪锆基膜，在该铪锆基膜上沉积盖层，对该衬底进行热处理以使该铪锆基膜以非中心对称的正交相、四方相或其混合物结晶。该方法进一步包括从该衬底去除该盖层，将该经热处理的铪锆基膜减薄到小于5纳米的厚度，其中该减薄的经热处理的铪锆基膜保持该结晶的非中心对称的正交相、四方相或其混合物。

公开(公告)号：CN110800113A

公开(公告)日：2020-02-14

申请号：CN201880041590.9

申请日：2018-06-21

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维利耶 ,  坎达巴拉·N·塔皮利

IPC: H01L29/66 ,  H01L29/78

Abstract: 本公开的方面提供半导体器件和制造所述半导体器件的方法。所述半导体器件包括电力轨道，所述电力轨道形成于隔离沟槽中。所述电力轨道被介电质盖层覆盖，所述介电质盖层将所述电力轨道与所述介电质盖层上的导电图案结构隔离。此外，在所述介电质盖层中选择性地形成开口并且用导电材料填充所述开口以选择性地连接导电图案结构与所述电力轨道。