公开(公告)号：CN111566803B

公开(公告)日：2024-02-23

申请号：CN201880085673.8

申请日：2018-12-03

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  苏巴迪普·卡尔 ,  安东·J·德维莱尔

IPC: H01L21/8238 ,  H01L29/423 ,  H01L21/822 ,  H01L27/06 ,  H01L27/092 ,  H10B41/35

Abstract: 一种制造半导体器件的方法，该方法包括：提供衬底，该衬底包括用于形成第一环绕栅极(GAA)晶体管的沟道的第一堆叠翅片结构和用于形成第二GAA晶体管的沟道的第二堆叠翅片结构，第一堆叠翅片结构包括初始体积的第一沟道材料，第二堆叠翅片结构包括初始体积的第二沟道材料；将第二沟道材料的所述初始体积相对于第一沟道材料的初始体积减小预定量，该预定量对应于第一GAA晶体管的延迟；相应地围绕所述第一沟道材料和所述第二沟道材料形成第一GAA栅极结构和第二GAA栅极结构。

公开(公告)号：CN111699550B

公开(公告)日：2023-05-09

申请号：CN201980012407.7

申请日：2019-03-19

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维莱尔 ,  塔皮利·N·坎达巴拉 ,  约迪·格热希科维亚克 ,  尤凯鸿

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/768

Abstract: 披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。

公开(公告)号：CN111542923A

公开(公告)日：2020-08-14

申请号：CN201880085260.X

申请日：2018-12-03

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维莱尔 ,  坎达巴拉·N·塔皮利 ,  苏巴迪普·卡尔

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开内容的各方面提供了一种半导体器件，该半导体器件包括：形成在衬底上的第一场效应晶体管(FET)，该第一场效应晶体管包括第一栅极；沿基本上垂直于衬底的方向堆叠在第一FET上的第二FET，该第二FET包括第二栅极。该半导体器件还包括第一布线轨线和与第一布线轨线电隔离的第二布线轨线。第一布线轨线和第二布线轨线中的每一个设置在沿所述方向堆叠在第二FET上的布线平面上。该半导体器件还包括：第一导电迹线，其被配置成将第一FET的第一栅极导电地耦接至第一布线轨线；以及第二导电迹线，其被配置成将第二FET的第二栅极导电地耦接至第二布线轨线。

公开(公告)号：CN111699550A

公开(公告)日：2020-09-22

申请号：CN201980012407.7

申请日：2019-03-19

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  安东·J·德维莱尔 ,  塔皮利·N·坎达巴拉 ,  约迪·格热希科维亚克 ,  尤凯鸿

IPC: H01L21/8238 ,  H01L27/092 ,  H01L21/768

Abstract: 披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。

公开(公告)号：CN111566803A

公开(公告)日：2020-08-21

申请号：CN201880085673.8

申请日：2018-12-03

Applicant: 东京毅力科创株式会社

Inventor： 杰弗里·史密斯 ,  苏巴迪普·卡尔 ,  安东·J·德维莱尔

IPC: H01L21/8238 ,  H01L29/423 ,  H01L21/822 ,  H01L27/06 ,  H01L27/092 ,  H01L27/11524

Abstract: 一种制造半导体器件的方法，该方法包括：提供衬底，该衬底包括用于形成第一环绕栅极(GAA)晶体管的沟道的第一堆叠翅片结构和用于形成第二GAA晶体管的沟道的第二堆叠翅片结构，第一堆叠翅片结构包括初始体积的第一沟道材料，第二堆叠翅片结构包括初始体积的第二沟道材料；将第二沟道材料的所述初始体积相对于第一沟道材料的初始体积减小预定量，该预定量对应于第一GAA晶体管的延迟；相应地围绕所述第一沟道材料和所述第二沟道材料形成第一GAA栅极结构和第二GAA栅极结构。