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公开(公告)号：CN107017199B
公开(公告)日：2021-11-02
申请号：CN201611100627.X
申请日：2016-12-02
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 本公开提供制造半导体器件的方法。一种制造半导体器件的方法包括：在基板上的第一电介质层中形成凹槽，第一电介质层包括在凹槽之间的第一部分；在每个凹槽中形成第一阻挡层和互连层；使互连层和第一阻挡层凹陷；在凹陷的互连层上形成覆盖图案；通过第一蚀刻工艺蚀刻第一部分的至少一部分；通过第二蚀刻工艺继续蚀刻覆盖图案和第一部分的至少一部分以形成沟槽；在沟槽中以及在凹陷的互连层上共形地形成第二阻挡层；以及在第二阻挡层上形成第二电介质层而不填充沟槽，使得气隙形成在沟槽中。
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公开(公告)号：CN112242377A
公开(公告)日：2021-01-19
申请号：CN202010684555.8
申请日：2020-07-16
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L49/02
Abstract: 一种半导体器件包括：第一层间绝缘膜；在第一层间绝缘膜中的导电图案；在导电图案上的电阻图案；上蚀刻停止膜，与电阻图案间隔开，平行于电阻图案的顶表面延伸，并且包括第一金属；下蚀刻停止膜，在导电图案上，平行于第一层间绝缘膜的顶表面延伸，并且包括第二金属；以及在上蚀刻停止膜和下蚀刻停止膜上的第二层间绝缘膜，其中从第二层间绝缘膜的顶表面到上蚀刻停止膜的顶表面的距离小于从第二层间绝缘膜的顶表面到下蚀刻停止膜的顶表面的距离。
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公开(公告)号：CN107026148B
公开(公告)日：2019-12-24
申请号：CN201611165928.0
申请日：2016-12-16
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 一种半导体器件可以包括：基板；第一中间绝缘层，在基板上并具有开口；导电图案，设置在开口中；第一至第四绝缘图案，堆叠在设置有导电图案的基板上；和第二中间绝缘层，设置在第四绝缘图案上。
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公开(公告)号：CN103985740A
公开(公告)日：2014-08-13
申请号：CN201410032503.7
申请日：2014-01-23
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L23/485
CPC classification number: H01L23/4821 , H01L21/764 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L23/28 , H01L23/48 , H01L23/5222 , H01L2924/0002 , H01L2924/00 , H01L2924/0001
Abstract: 本发明公开半导体器件及其制造方法。该半导体器件包括：衬底上的第一导电线；以及覆盖第一导电线的第一成型层。第一导电线在相邻的第一导电线之间具有第一间隙和第二间隙。第一成型层的底表面和第一导电线的位于第一成型层的底表面之下的侧壁共同定义第一间隙。第一成型层的顶表面和第一导电线的位于第一成型层的顶表面之上的侧壁共同定义第二间隙。
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公开(公告)号：CN103151334A
公开(公告)日：2013-06-12
申请号：CN201210524164.5
申请日：2012-12-07
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L21/76877 , C25D3/38 , C25D5/08 , C25D7/123 , C25D17/001 , H01L21/2885 , H01L21/76802 , H01L21/76883 , H01L23/522 , H01L27/04 , H01L27/1052 , H01L27/10882 , H01L27/10894 , H01L27/11526 , H01L27/11548 , H01L27/11573 , H01L27/11575 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了制造半导体器件的方法和由此制造的半导体器件。在所述方法中，可以在单元凹陷区和周边电路区之间形成伪凹陷区。由于伪凹陷区的存在，可以减小伪图案区附近电镀溶液中所含的抑制剂的浓度梯度，以使单元图案区中抑制剂的浓度更均匀，并向单元图案区更有效地供给电流。结果，在单元图案区中能更均匀地形成电镀层，其中没有空隙形成。
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Patent Agency Ranking
公开(公告)号：CN101499488B
公开(公告)日：2012-09-05
申请号：CN200810176820.0
申请日：2008-11-25
Applicant: 三星电子株式会社
IPC: H01L29/49 , H01L23/532 , H01L21/28 , H01L21/768 , H01L21/3205
CPC classification number: H01L21/28061 , H01L29/4933
Abstract: 本发明提供一种半导体器件及其制造方法，更特别地，提供一种具有低电阻W-Ni合金薄层的半导体器件及其制造方法。该半导体器件包括W-Ni合金薄层。该W-Ni合金薄层中Ni的重量在该W-Ni合金薄层的总重量的大约0.01至大约5.0wt％的范围。
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公开(公告)号：CN109786357B
公开(公告)日：2024-10-22
申请号：CN201811292012.0
申请日：2018-10-31
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 提供了一种半导体器件。该半导体器件包括：衬底，包括下布线；第一层间绝缘膜，设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域；蚀刻停止膜，位于所述第一层间绝缘膜上；第二层间绝缘膜，位于所述蚀刻停止膜上；第一上布线，位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中，并且所述第一上布线与所述下布线间隔开；以及通孔，位于所述第一层间绝缘膜的所述第一区域中，并且所述通孔将所述下布线与所述第一上布线相连。
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公开(公告)号：CN110120381B
公开(公告)日：2023-11-14
申请号：CN201810895555.5
申请日：2018-08-08
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L21/768
Abstract: 一种半导体器件包括设置在衬底上的下绝缘层。导电图案形成在下绝缘层中。中间绝缘层设置在下绝缘层和导电图案上。通路控制区域形成在中间绝缘层中。上绝缘层设置在中间绝缘层和通路控制区域上。通路插塞形成为穿过通路控制区域并连接到导电图案。通路控制区域具有比中间绝缘层低的蚀刻速率。
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公开(公告)号：CN107665855B
公开(公告)日：2023-11-14
申请号：CN201710610070.2
申请日：2017-07-25
Applicant: 三星电子株式会社
IPC: H01L21/764 , H01L21/768
Abstract: 本公开涉及制造半导体器件的方法。一种制造半导体器件的方法包括：在衬底上形成第一绝缘夹层；图案化第一绝缘夹层以形成多个第一开口；在被图案化的第一绝缘夹层中的第一开口内形成牺牲图案；图案化牺牲图案和被图案化的第一绝缘夹层以在牺牲图案和被图案化的第一绝缘夹层中形成多个第二开口；形成多个金属线，金属线在各自的第二开口中；去除牺牲图案的剩余部分中的至少一些以在金属线中的至少一些之间形成空隙；以及在金属线的顶表面、被图案化的第一绝缘夹层的顶表面、以及金属线的和被图案化的第一绝缘夹层的暴露的侧表面上共形地形成衬垫层。
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公开(公告)号：CN110970388A
公开(公告)日：2020-04-07
申请号：CN201910810705.2
申请日：2019-08-29
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/538 , H01L21/48 , H01L21/768
Abstract: 一种半导体装置包括：衬底；第一绝缘夹层，位于所述衬底上；第一布线，位于所述衬底上的所述第一绝缘夹层中；绝缘图案，位于所述第一绝缘夹层的临近所述第一布线的部分上，所述绝缘图案具有垂直侧壁且包含低介电材料；刻蚀停止结构，位于所述第一布线及所述绝缘图案上；第二绝缘夹层，位于所述刻蚀停止结构上；以及通路，延伸穿过所述第二绝缘夹层及所述刻蚀停止结构，以接触所述第一布线的上表面。
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