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公开(公告)号：CN108962312A
公开(公告)日：2018-12-07
申请号：CN201810494280.4
申请日：2018-05-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
Abstract: 一种半导体存储器装置，包括：多个存储单元，配置成存储数字数据；以及输入复用器，配置成实现从多个存储单元选择特定存储单元。半导体存储器装置进一步包括：读取/写入驱动电路，配置成从选择的存储单元读取数据以及将数据写入选择的存储单元；以及写入逻辑块，配置成将逻辑控制提供到读取/写入驱动电路以用于将数据写入选择的存储单元。读取/写入驱动电路可通过数据线及倒置数据线耦合到读取/写入输入复用器，且选择的存储单元的读取操作及写入操作发生于相同数据线及倒置数据线。
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公开(公告)号：CN104900255B
公开(公告)日：2018-03-09
申请号：CN201410074379.0
申请日：2014-03-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C8/16
Abstract: 一种用于双端口SRAM的升压系统包括比较器和升压电路。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
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公开(公告)号：CN107403635A
公开(公告)日：2017-11-28
申请号：CN201710182966.5
申请日：2017-03-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
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公开(公告)号：CN104051003B
公开(公告)日：2017-03-01
申请号：CN201310239318.0
申请日：2013-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C7/22 , G11C11/419 , G11C2207/2227
Abstract: 一种用于改进SRAM的写操作的脉冲式动态LCV电路。该脉冲式动态LCV电路包括：具有多个可选择的降低的电源电压的电压调节电路和具有多个可选择的逻辑状态转换时序的时序调节电路，以用于可调节性地控制从被选择的降低的电源电压恢复到额定电源电压的转换的电压和时序。电压调节电路具有多个可选择的晶体管，其在独立被选择时具有进一步下拉降低的电源电压的累积效应。时序调节电路具有多个可选择的多路选择器，其在被独立选择用于延迟的电压转换时具有使提供给SRAM的电压延迟从降低的电源电压恢复到额定电源电压的累积效应。本发明还提供了用于存储器写数据操作的电路。
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公开(公告)号：CN105895149A
公开(公告)日：2016-08-24
申请号：CN201610069877.5
申请日：2016-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
CPC classification number: G11C11/419 , G11C7/10 , G11C7/12 , G11C7/18 , G11C7/22 , G11C8/06 , G11C8/18 , H01L27/1104 , H01L27/1116 , G11C11/414
Abstract: 本发明的实施例涉及一种电路，包括第一数据线、第二数据线、第一拉动器件、第二拉动器件、第三拉动器件和第四拉动器件。第一拉动器件被配置为：响应于第一控制信号而被激活或无效；以及被配置为：当第一拉动器件被激活时，基于第二数据线处的第二信号，将第一数据线处的第一信号拉向第一电压的电压电平。第二拉动器件被配置为：响应于第二控制信号而被激活或无效；以及被配置为：当第二拉动器件被激活时，基于在第一数据线处的第一信号，将第二数据线处的第二信号拉向第一电压的电压电平。
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公开(公告)号：CN103226968B
公开(公告)日：2016-08-03
申请号：CN201210545840.7
申请日：2012-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/12 , G11C7/106 , G11C7/1087 , G11C7/18 , G11C11/419 , G11C2207/005
Abstract: 本发明涉及存储器及其操作方法，其中，一种存储器包括多个存储块、多条全局位线、公共预充电电路以及选择电路。每个存储块都包括一对位线以及连接至一对位线的多个存储单元。每条全局位线都连接至至少一个存储块。预充电电路被配置为一次将一条全局位线预充电至预充电电压。选择电路连接在预充电电路和全局位线之间，并且被配置为一次将一条全局位线连接至预充电电路。
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公开(公告)号：CN104900255A
公开(公告)日：2015-09-09
申请号：CN201410074379.0
申请日：2014-03-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C8/16
Abstract: 一种用于双端口SRAM的升压系统包括比较器和升压电路。比较器被配置为比较第一端口的第一行地址和第二端口的第二行地址，并且输出第一使能信号。升压电路被配置为根据第一使能信号提高第一电压源和第二电压源之间的电压差。
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公开(公告)号：CN104051003A
公开(公告)日：2014-09-17
申请号：CN201310239318.0
申请日：2013-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C7/22 , G11C11/419 , G11C2207/2227
Abstract: 一种用于改进SRAM的写操作的脉冲式动态LCV电路。该脉冲式动态LCV电路包括：具有多个可选择的降低的电源电压的电压调节电路和具有多个可选择的逻辑状态转换时序的时序调节电路，以用于可调节性地控制从被选择的降低的电源电压恢复到额定电源电压的转换的电压和时序。电压调节电路具有多个可选择的晶体管，其在独立被选择时具有进一步下拉降低的电源电压的累积效应。时序调节电路具有多个可选择的多路选择器，其在被独立选择用于延迟的电压转换时具有使提供给SRAM的电压延迟从降低的电源电压恢复到额定电源电压的累积效应。本发明还提供了用于存储器写数据操作的电路。
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公开(公告)号：CN102637689B
公开(公告)日：2014-09-10
申请号：CN201210030368.3
申请日：2012-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: G11C5/06 , G11C5/147 , G11C5/148 , G11C11/417
Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
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公开(公告)号：CN102682836A
公开(公告)日：2012-09-19
申请号：CN201110399964.4
申请日：2011-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C29/18
CPC classification number: G11C29/846
Abstract: 本发明提供用于解决垂直双位故障的行冗余的方案，具体地，公开了一种电路，包括被配置为存储第一行地址的故障地址寄存器，连接到故障地址寄存器的行地址修改器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器被配置为接收和比较第一行地址和第三行地址。第二比较器被配置为接收和比较第二行地址和第三行地址。第一行地址和第二行地址是存储器中的故障行地址。
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