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公开(公告)号：CN110676246A
公开(公告)日：2020-01-10
申请号：CN201810947971.5
申请日：2018-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/065 , H01L25/18 , H01L23/31 , H01L23/488 , H01L21/98
Abstract: 本申请的各种实施例涉及一种形成将III-V族器件结合到衬底的集成芯片的方法以及所得集成芯片。在一些实施例中，所述方法包括：形成包括外延堆叠的芯片、位于所述外延堆叠上的金属结构、及位于所述金属结构与所述外延堆叠之间的扩散层；将芯片结合到衬底，以使金属结构位于所述衬底与外延堆叠之间；以及执行向外延堆叠中的刻蚀以形成台面结构，所述台面结构具有与扩散层的侧壁间隔开侧壁。金属结构可例如为在进行结合之前图案化的金属凸块，或者可例如为位于刻蚀停止层上的金属层且穿过所述刻蚀停止层突出到扩散层的金属层。
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公开(公告)号：CN104900804B
公开(公告)日：2020-01-03
申请号：CN201410373097.0
申请日：2014-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明涉及一种电阻式随机存取存储器(RRAM)器件结构，RRAM器件结构包括位于下方的金属互连件和RRAM单元的底部电极之间的导电蚀刻停止层的薄单层。导电蚀刻停止层提供了结构上的简易性，并且该层的蚀刻选择性提供对下方各层的保护。可使用干法蚀刻或湿法蚀刻来蚀刻导电蚀刻停止层以落在下方的金属互连件上。在下方的金属互连件是铜的情况下，对导电蚀刻停止层进行蚀刻以露出铜没有产生如传统方法中的那么多的非易失性的铜蚀刻副产物。与传统方法相比，所公开的技术的一些实施例减少了掩模步骤的次数并且同时在形成底部电极期间减少了化学机械抛光。本发明还提供了一种形成电阻式随机存取存储器(RRAM)器件的方法。
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公开(公告)号：CN106158721B
公开(公告)日：2019-12-27
申请号：CN201510769398.X
申请日：2015-11-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 提供了一种用于制造具有高纵横比的浅沟槽隔离(STI)区的方法。提供具有沟槽的半导体衬底。形成内衬于沟槽的第一介电层。形成填充第一介电层上方的沟槽的第二介电层。在一些实施例中，在形成第二介电层之前，将离子注入至第一介电层的注入区，注入区沿着沟槽的下部区域延伸并且限制于沟槽的下部区域。在可选实施例中，在形成第二介电层之后，对第二介电层实施紫外固化工艺。在形成第二介电层的情况下，并且在一些实施例中，完成紫外固化工艺，对第二介电层实施退火工艺。也提供了用于STI区的半导体结构。本发明实施例涉及用于填充浅沟槽隔离(STI)区的沟槽的方法。
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公开(公告)号：CN106098743B
公开(公告)日：2019-09-13
申请号：CN201510735478.3
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/306 , B81B7/02
Abstract: 本发明实施例提供了一种用于实施高纵横比蚀刻的方法。提供了一种具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，顶部宽度约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。也提供了具有高纵横比开口的半导体结构。本发明实施例涉及上部不变宽的高纵横比蚀刻。
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公开(公告)号：CN106206449B
公开(公告)日：2019-05-24
申请号：CN201510310463.2
申请日：2015-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , G11C11/56
Abstract: 本发明涉及一种形成具有良好的良率的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。在一些实施例中，通过在下部金属互连层上方形成底电极，以及在底电极上形成具有第一厚度的可变电阻的介电数据存储层来实施该方法。在介电数据存储层上形成覆盖层。覆盖层具有第二厚度，第二厚度比第一厚度厚约2倍至约3倍的范围内。在覆盖层上方形成顶电极，以及在顶电极上方形成上部金属互连层。本发明涉及具有优化的膜方案的高良率RRAM单元。
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Patent Agency Ranking
公开(公告)号：CN109557762A
公开(公告)日：2019-04-02
申请号：CN201811094209.3
申请日：2018-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/62
Abstract: 本公开是关于一种形成表膜设备的方法，包括藉由在一基底装置层上方沉积定义一层或多层表膜层以形成装置基板，其中释放层形成在上述表膜层上方。粘合层形成在透明承载基板上方。上述粘着层接合到释放层上，而定义出包括装置基板及承载基板的复合基板。从复合结构去除基底装置层，且将表膜框架附接到表膜层的最外层。将表膜区与复合结构的剩余区隔开，且通过透明承载基板对释放层进行烧蚀，从而定义包括附接到表膜框架的表膜的一表膜设备。随后将表膜设备从复合基板的剩余部分分离。
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公开(公告)号：CN104576598B
公开(公告)日：2019-04-02
申请号：CN201410012112.9
申请日：2014-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
Abstract: 本发明公开的一种半导体布置包括有源区，该有源区包括半导体器件。该半导体布置包括电容器，该电容器具有第一电极层、第二电极层以及位于第一电极层和第二电极层之间的绝缘层。至少三个介电层位于电容器的底面和有源区之间。本发明还公开了具有与有源区分隔开的电容器的半导体布置。
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公开(公告)号：CN109427562A
公开(公告)日：2019-03-05
申请号：CN201711241717.5
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/18
Abstract: 提供一种半导体芯片的形成方法，包括：提供硅承载晶片，其具有第一面及第二面，其中外延III-V族半导体区及氧化区设置在第一面上，且外延III-V族半导体区及氧化区具有从硅承载晶片的第一面量起大抵相同的高度，外延III-V族半导体区侧壁接触氧化区侧壁；在外延III-V族半导体区及氧化区顶表面形成共晶接合层；接合互补式金氧半晶片至共晶接合层；随后去除硅承载晶片；单粒化互补式金氧半晶片以形成三维集成电路，其皆包含互补式金氧半基板及III-V族光学装置，互补式金氧半基板及III-V族光学装置分别对应互补式金氧半晶片及III-V族光学装置的一部分。
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公开(公告)号：CN105023933B
公开(公告)日：2018-05-15
申请号：CN201410340968.9
申请日：2014-07-17
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1253 , H01L28/40 , H01L45/08 , H01L45/122 , H01L45/1233 , H01L45/1246 , H01L45/146 , H01L45/16
Abstract: 本发明提供了一种集成电路器件，该集成电路器件包括具有介电层、顶部导电层和底部导电层的电阻式随机存取存储器(RRAM)单元或MIM电容器单元。介电层包括邻近介电层的边缘的外围区域和被外围区域围绕的中心区域。顶部导电层邻近介电层并且位于介电层之上。底部导电层邻近中心区域中的介电层并且位于中心区域中的介电层的下方，但不邻近单元的外围区域中的介电层。通过位于仅处于外围区域中的介电层和底部导电层之间的额外的介电层或通过切除外围区域中的底电极层使底电极层位于外围区域以外，可防止发生邻近。介电层的边缘处的损坏或污染不会导致泄漏电流。本发明涉及一种抗泄漏的RRAM/MIM结构。
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公开(公告)号：CN104979470B
公开(公告)日：2018-01-05
申请号：CN201510069809.4
申请日：2015-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
CPC classification number: H01L45/1616 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明涉及形成具有减小的泄漏电流的电阻式随机存取存储器(RRAM)单元的方法和相关的装置。在一些实施例中，该方法通过以下步骤实施：使用至少形成底电极的顶部的原子层沉积(ALD)工艺在下金属互连层上方形成底电极；随着底电极的顶部的形成，在底电极的顶部上原位形成介电数据存储层；在介电数据存储层上方形成顶电极，并且在顶电极上方形成上金属互连层。通过随着上面的介电数据存储层的形成而使用ALD工艺原位形成底电极的顶部，改进了RRAM单元的泄漏电流、泄漏电流分布和器件良率。本发明还涉及RRAM单元的底电极的形成。
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