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公开(公告)号：CN108417578B
公开(公告)日：2022-09-20
申请号：CN201810449868.8
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/24 , H01L29/423 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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公开(公告)号：CN104979313B
公开(公告)日：2018-08-07
申请号：CN201510075819.9
申请日：2015-02-12
Applicant: 三星电子株式会社
IPC: H01L23/485 , H01L29/78 , H01L21/60 , H01L21/768
CPC classification number: H01L27/0207 , H01L23/49517 , H01L23/5226 , H01L23/528 , H01L27/105 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供具有导电衬垫的半导体器件和三维半导体器件。其中种半导体器件包括具有单元区和连接区的衬底。多个栅电极在垂直方向上堆叠在衬底的单元区中。电连接到外围电路的导电衬垫从栅电极水平地延伸到连接区。导电衬垫在连接区中形成阶式结构。具有不同的垂直长度的接触插塞电连接到导电衬垫中的相应导电衬垫。导电衬垫具有在垂直方向上比栅电极厚的接触部分。
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公开(公告)号：CN102456675B
公开(公告)日：2016-04-13
申请号：CN201110328364.9
申请日：2011-10-25
Applicant: 三星电子株式会社
IPC: H01L25/00 , H01L27/115 , H01L23/528
CPC classification number: H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 本发明涉及三维半导体器件。该器件可以包括包含栅图案和绝缘图案的层叠图案。层叠图案还可以包括第一部分和第二部分，并且层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的有源图案。该器件还可以包括与层叠结构相邻的公共源极区。该器件可以另外包括在公共源极区上的带接触插塞。
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公开(公告)号：CN101106140B
公开(公告)日：2011-04-13
申请号：CN200710129103.8
申请日：2007-07-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: G11C16/0483 , G11C16/3427
Abstract: 一种非易失性存储器件可以包括：半导体衬底，该半导体衬底包括在其表面的有源区；在该有源区上的第一存储单元串；以及在该有源区上的第二存储单元串。该第一存储单元串可以包括与在该第一接地选择线和第一串选择线之间的有源区相交叉的第一多个字线，以及在该第一多个字线的相邻字线之间可以提供几乎相同的第一间隔。该第二存储单元串可以包括与在该第二接地选择线和第二串选择线之间的有源区相交叉的第二多个字线，以及在该第二多个字线的相邻字线之间可以提供几乎相同的第一间隔。而且，该第一接地选择线可以在该第二接地选择线和该第一多个字线之间，以及该第二接地选择线可以在第一接地选择线和该第二多个字线之间。而且，在该第一和第二接地选择线之间的部分有源区可以没有字线，以及在该第一和第二接地选择线之间的第二间隔可以大于第一间隔至少约3倍。还论述了相关方法。
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Patent Agency Ranking
公开(公告)号：CN107017264B
公开(公告)日：2021-04-23
申请号：CN201710037082.0
申请日：2017-01-18
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本公开涉及存储器件。一种存储器件，其包括衬底、多个沟道柱、栅堆叠、层间绝缘层、多个第一沟槽、以及至少一个第二沟槽。衬底包括单元阵列区和连接区。沟道柱在单元阵列区中与衬底的上表面交叉。栅堆叠包括围绕单元阵列区中的构道柱的多个栅电极层。栅电极层在连接区中延伸至不同长度从而形成阶梯式结构。层间绝缘层在栅堆叠上。第一沟槽将栅堆叠和层间绝缘层划分成多个区域。所述至少一个第二沟槽在连接区中的层间绝缘层内并且在第一沟槽之间。
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公开(公告)号：CN103971722B
公开(公告)日：2018-09-14
申请号：CN201410012777.X
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C7/18 , H01L27/11573 , H01L27/11582
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN108417578A
公开(公告)日：2018-08-17
申请号：CN201810449868.8
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/24 , H01L29/423 , H01L29/792
CPC classification number: H01L27/11578 , H01L27/11551 , H01L27/2481 , H01L29/4234 , H01L29/792
Abstract: 提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。
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公开(公告)号：CN101615618B
公开(公告)日：2015-09-09
申请号：CN200910149282.0
申请日：2009-06-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/06 , H01L21/8247 , H01L21/762 , H01L21/31
CPC classification number: H01L27/11573 , H01L27/11526 , H01L27/11546 , H01L27/11592 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路及其制作方法、固态存储器模块和计算机系统。一种集成电路包括闪速存储器单元和外围电路，该外围电路包括低电压晶体管(LVT)和高电压晶体管(HVT)。该集成电路包括隧道阻障层，该隧道阻障层包括SiON、SiN或其他高k材料。隧道阻障层可以包括HVT的栅极电介质的一部分。隧道阻障层可以构成HVT的完整的栅极电介质。在浅槽隔离(STI)之间或者在STI之上可以形成对应的隧道阻障层。因此，可以提高驱动器芯片IC的制造效率。
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公开(公告)号：CN103971722A
公开(公告)日：2014-08-06
申请号：CN201410012777.X
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C7/18 , H01L27/115 , H01L21/8247
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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