公开(公告)号：CN107301971A

公开(公告)日：2017-10-27

申请号：CN201710233508.X

申请日：2017-04-11

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L21/762 ,  H01L21/764 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L27/088 ,  H01L21/76224 ,  H01L21/764 ,  H01L21/823481 ,  H01L29/0649 ,  H01L21/76229 ,  H01L29/66659 ,  H01L29/7835

Abstract: 本公开涉及半导体器件及其制造方法。具体提供了一种半导体器件，其具有形成在半导体衬底的主面中的元件隔离结构，在沟槽中具有空间，并且防止由于空间的顶部高度的增加所引起的性能劣化。通过使用硬掩模绝缘膜在半导体衬底的主面中形成沟槽部。形成覆盖硬掩模绝缘膜的上表面以及沟槽部的表面的第一绝缘膜，后面跟随第一绝缘膜的回蚀以露出硬掩模绝缘膜的上表面。然后，形成覆盖硬掩模绝缘膜的上表面和沟槽部的表面的第二和第三绝缘膜，以在沟槽部中形成空间。

公开(公告)号：CN106469672A

公开(公告)日：2017-03-01

申请号：CN201610559720.0

申请日：2016-07-15

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭 ,  德光成太

IPC: H01L21/762 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/115

CPC classification number: H01L21/764 ,  H01L21/3083 ,  H01L21/31144 ,  H01L21/762 ,  H01L21/76224 ,  H01L21/823481 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/0922 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L21/8238 ,  H01L27/115 ,  H01L29/66477

Abstract: 一种半导体器件的制造方法，包括以下步骤：形成多个栅电极；在多个栅电极之上形成第一绝缘膜，使得第一绝缘膜嵌入在多个栅电极之间的空间中；在第一绝缘膜之上形成第二绝缘膜；在第二绝缘膜之上形成第三绝缘膜；在第三绝缘膜之上形成感光图案；使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一绝缘膜至第三绝缘膜并且到达半导体衬底的沟槽；去除感光图案；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以将沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜。

公开(公告)号：CN107039454B

公开(公告)日：2021-12-10

申请号：CN201611045583.5

申请日：2016-11-24

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L27/11568 ,  H01L29/792

Abstract: 本发明涉及半导体器件及其制造方法。当在衬底上形成具有2种不同宽度的侧壁时，防止由于侧壁形成用的绝缘膜被埋入栅电极间而导致的半导体器件的可靠性降低。在低耐压的MISFETQ2的栅电极G2、和包括控制栅电极CG及存储器栅电极MG的图案的各自的侧壁，隔着氮化硅膜NT3而形成侧壁状的氧化硅膜OX4，之后除去栅电极G2的横向上的氧化硅膜OX4，接着在半导体衬底SB上形成氧化硅膜OX5，进行回蚀刻。由此，在栅电极G2的横向上，形成由氮化硅膜NT3及氧化硅膜OX5形成的侧壁SW1，在上述图案的横向上，形成由氮化硅膜NT3、氧化硅膜OX4及OX5形成的侧壁SW2。

公开(公告)号：CN102005469B

公开(公告)日：2015-07-08

申请号：CN201010231414.7

申请日：2010-07-16

Applicant: 瑞萨电子株式会社

Inventor： 石川晃三 ,  筱原正昭 ,  岩松俊明

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1211 ,  H01L21/76243 ,  H01L21/76256 ,  H01L21/845

Abstract: 本发明公开了一种半导体器件及其制造方法。提供一种可以改善FINFET中的寄生电阻的技术。在本发明的FINFET中，由层叠膜形成侧壁SW。具体而言，侧壁SW由氧化硅膜OX1、形成在氧化硅膜OX1上的氮化硅膜SN1、以及形成在氮化硅膜SN1上的氧化硅膜OX2构成。另一方面，在鳍FIN1的侧墙上未形成有侧壁SW。如前所述，在本发明中，在栅电极G1的侧墙上形成有侧壁SW，而在鳍FIN1的侧墙上未形成有侧壁SW。

公开(公告)号：CN102034713B

公开(公告)日：2015-01-28

申请号：CN201010500091.7

申请日：2010-09-30

Applicant: 瑞萨电子株式会社

Inventor： 山成真市 ,  吉福良一 ,  筱原正昭 ,  丸山隆弘 ,  川井健治 ,  广田祐作

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L21/823857 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/31111 ,  H01L21/823462 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件的制造方法，用于提高包括MISFET的半导体器件的可靠性，该MISFET具有高介电常数栅极绝缘体和金属栅极电极。形成包含Hf、La和O作为主要成分的第一含Hf绝缘膜作为用于n沟道MISFET的高介电常数栅极绝缘体。形成包含Hf、Al和O作为主要成分的第二含Hf绝缘膜作为用于p沟道MISFET的高介电常数栅极绝缘体。然后通过干法蚀刻来形成金属膜和硅膜并对它们进行构图以由此形成第一和第二栅极电极。随后通过湿法蚀刻来去除所述第一和第二含Hf绝缘膜的未由第一和第二栅极电极覆盖的部分。这时进行利用不含氢氟酸的酸性溶液的湿法工艺和利用碱性溶液的另一湿法工艺，然后进行利用包含氢氟酸的酸性溶液的又一湿法工艺。

公开(公告)号：CN107039454A

公开(公告)日：2017-08-11

申请号：CN201611045583.5

申请日：2016-11-24

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭

IPC: H01L27/11568 ,  H01L29/792

CPC classification number: H01L27/11568 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/26513 ,  H01L21/266 ,  H01L21/28282 ,  H01L21/31111 ,  H01L21/823418 ,  H01L21/823437 ,  H01L21/823456 ,  H01L21/823462 ,  H01L21/823468 ,  H01L27/088 ,  H01L27/0922 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/66545 ,  H01L29/66575 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明涉及半导体器件及其制造方法。当在衬底上形成具有2种不同宽度的侧壁时，防止由于侧壁形成用的绝缘膜被埋入栅电极间而导致的半导体器件的可靠性降低。在低耐压的MISFETQ2的栅电极G2、和包括控制栅电极CG及存储器栅电极MG的图案的各自的侧壁，隔着氮化硅膜NT3而形成侧壁状的氧化硅膜OX4，之后除去栅电极G2的横向上的氧化硅膜OX3，接着在半导体衬底SB上形成氧化硅膜OX5，进行回蚀刻。由此，在栅电极G2的横向上，形成由氮化硅膜NT3及氧化硅膜OX5形成的侧壁SW1，在上述图案的横向上，形成由氮化硅膜NT3、氧化硅膜OX4及OX5形成的侧壁SW2。

公开(公告)号：CN104253032A

公开(公告)日：2014-12-31

申请号：CN201410286244.0

申请日：2014-06-24

Applicant: 瑞萨电子株式会社

Inventor： 茶木原启 ,  中江彰宏 ,  筱原正昭 ,  石井泰之

IPC: H01L21/30 ,  H01L21/266 ,  H01L21/66

CPC classification number: H01L22/12 ,  H01L23/544 ,  H01L27/11573 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了一种半导体器件制造方法，消除了以下可能性，当薄膜被处理若干次时，在图案之上形成薄的光刻胶薄膜用作对准标记等，并且在处理步骤中从光刻胶薄膜暴露图案并且去除图案，以便于改进半导体器件的可靠性。用作对准标记等的图案是作为形成在半导体衬底之上导电薄膜中开口的线性沟槽，由此防止导电薄膜之上的光刻胶薄膜流向导电薄膜中的开口。

公开(公告)号：CN102194881A

公开(公告)日：2011-09-21

申请号：CN201110057407.4

申请日：2011-03-04

Applicant: 瑞萨电子株式会社

Inventor： 岩松俊明 ,  石川晃三 ,  北泽雅志 ,  林清志 ,  丸山隆弘 ,  筱原正昭 ,  川井健治

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/66621 ,  H01L21/28 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/7834 ,  Y02E10/50

Abstract: 本发明提供半导体器件及其制造方法，可以在不使特性恶化的情况下将半导体器件微型化。该半导体器件包括：半导体衬底，具有主表面；源极区域和漏极区域，在主表面中相互分开地形成；栅极电极层，在主表面之上夹在源极区域和漏极区域之间形成；第一导电层，以使其与源极区域的表面接触的方式形成；以及第二导电层，以使其与漏极区域的表面接触的方式形成。在主表面中形成凹陷，使所述凹陷从第一导电层和源极区域之间的接触区域、经过栅极电极层下方的部分、延伸到第二导电层和漏极区域之间的接触区域。

公开(公告)号：CN102034713A

公开(公告)日：2011-04-27

申请号：CN201010500091.7

申请日：2010-09-30

Applicant: 瑞萨电子株式会社

Inventor： 山成真市 ,  吉福良一 ,  筱原正昭 ,  丸山隆弘 ,  川井健治 ,  广田祐作

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L21/823857 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/31111 ,  H01L21/823462 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

Abstract: 提供一种半导体器件的制造方法，用于提高包括MISFET的半导体器件的可靠性，该MISFET具有高介电常数栅极绝缘体和金属栅极电极。形成包含Hf、La和O作为主要成分的第一含Hf绝缘膜作为用于n沟道MISFET的高介电常数栅极绝缘体。形成包含Hf、Al和O作为主要成分的第二含Hf绝缘膜作为用于p沟道MISFET的高介电常数栅极绝缘体。然后通过干法蚀刻来形成金属膜和硅膜并对它们进行构图以由此形成第一和第二栅极电极。随后通过湿法蚀刻来去除所述第一和第二含Hf绝缘膜的未由第一和第二栅极电极覆盖的部分。这时进行利用不含氢氟酸的酸性溶液的湿法工艺和利用碱性溶液的另一湿法工艺，然后进行利用包含氢氟酸的酸性溶液的又一湿法工艺。

公开(公告)号：CN106469672B

公开(公告)日：2021-12-24

申请号：CN201610559720.0

申请日：2016-07-15

Applicant: 瑞萨电子株式会社

Inventor： 筱原正昭 ,  德光成太

IPC: H01L21/762 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/11517

Abstract: 一种半导体器件的制造方法，包括以下步骤：形成多个栅电极；在多个栅电极之上形成第一绝缘膜，使得第一绝缘膜嵌入在多个栅电极之间的空间中；在第一绝缘膜之上形成第二绝缘膜；在第二绝缘膜之上形成第三绝缘膜；在第三绝缘膜之上形成感光图案；使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一绝缘膜至第三绝缘膜并且到达半导体衬底的沟槽；去除感光图案；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以将沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜。