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公开(公告)号：CN112563283A
公开(公告)日：2021-03-26
申请号：CN202010939717.8
申请日：2020-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 公开了一种三维半导体存储器件，其包括：交替地堆叠在基板上的栅极间电介质层和电极层；穿透栅极间电介质层和电极层并且延伸到基板中的垂直半导体图案；在垂直半导体图案与电极层之间的阻挡电介质图案；隧道电介质层，在阻挡电介质图案与垂直半导体图案之间并且与栅极间电介质层接触；以及在阻挡电介质图案与隧道电介质层之间的第一电荷存储图案。第一电荷存储图案中的一个与阻挡电介质图案中的一个的顶表面和底表面接触。
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公开(公告)号：CN104079923A
公开(公告)日：2014-10-01
申请号：CN201310535606.0
申请日：2013-10-31
Applicant: 天津三星电子有限公司 , 三星电子株式会社
Abstract: 本发明公开了一种主板内藏型调谐器的自检方法及自检系统，而提供一种有利于提高生产效率和检测准确性的主板内藏型调谐器的自检方法及系统。该方法包括：输出预设频率的射频信号；将射频信号转换成中频信号；将中频信号解码成复合视频广播信号；对复合视频广播信号进行解码，并从中读取调谐器工作参数数据；将调谐器工作参数数据与预设参数范围进行比较，若调谐器参数数据在预设参数范围内，则判断该调谐器正常工作；若调谐器参数数据未在预设参数范围内，则判断该调谐器未正常工作。流程简单，便于生产线调谐器单品的检查，提高了生产效率。由于不需要人为参与，排除了人为因素对检测结果的影响，检测的准确性高，有利于保障产品质量。
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公开(公告)号：CN107665893B
公开(公告)日：2022-02-08
申请号：CN201710605596.1
申请日：2017-07-24
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11551 , H01L27/11563 , H01L27/11578
Abstract: 半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。
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公开(公告)号：CN112563282A
公开(公告)日：2021-03-26
申请号：CN202010986152.9
申请日：2020-09-18
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体装置，包括：外围电路区，其包括第一衬底和第一衬底上的电路元件；以及存储器单元区，其包括：第二衬底，其位于第一衬底的上部分上；栅电极，其彼此间隔开并竖直地堆叠在第二衬底上；沟道结构，其穿过栅电极竖直地延伸到第二衬底；第一分离区，其穿透沟道结构之间的栅电极并在一个方向上延伸；以及第二分离区，其竖直地延伸以从上方穿透第二衬底并具有由于宽度的改变而导致的弯曲部分。
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公开(公告)号：CN102034760A
公开(公告)日：2011-04-27
申请号：CN201010505766.7
申请日：2010-09-29
Applicant: 三星电子株式会社
IPC: H01L21/8239 , H01L21/28 , H01L21/3213 , H01L27/105
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/42336 , H01L29/42352 , H01L29/4236 , H01L29/66666 , H01L29/66825 , H01L29/66833 , H01L29/7827 , H01L29/7889 , H01L29/7926
Abstract: 本发明提供了一种三维半导体存储器器件及其制造方法。制造半导体存储器器件的方法包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过所述牺牲层和所述绝缘层的有源图案；对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述沟槽中的空区，所述空区由所述栅传导层环绕；以及对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述栅电极彼此分开。
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Patent Agency Ranking
公开(公告)号：CN101159226A
公开(公告)日：2008-04-09
申请号：CN200710088603.1
申请日：2007-03-16
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L21/3213 , H01L21/308 , H01L21/311 , H01L21/768 , H01L23/485
CPC classification number: H01L21/76838 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/32139 , H01L21/76816 , H01L21/76895 , H01L27/0207 , H01L27/105 , H01L2924/0002 , Y10S438/947 , H01L2924/00
Abstract: 一种用于形成图形的自对准构图方法，包括：在衬底上形成第一层；在第一层上形成多个第一硬掩模图形；在第一硬掩模图形的顶表面和侧壁上形成牺牲层，由此在第一硬掩模图形的侧壁上形成牺牲层的各个面对部分之间的间隙；在该间隙中形成第二硬掩模图形；使用第二硬掩模图形作为掩模，蚀刻牺牲层，以露出第一硬掩模图形；使用所露出的第一硬掩模图形和第二硬掩模图形，露出第一层；以及使用第一和第二硬掩模图形蚀刻露出的第一层。
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公开(公告)号：CN102034760B
公开(公告)日：2014-11-19
申请号：CN201010505766.7
申请日：2010-09-29
Applicant: 三星电子株式会社
IPC: H01L21/8239 , H01L21/28 , H01L21/3213 , H01L27/105
CPC classification number: H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L27/11582 , H01L29/42336 , H01L29/42352 , H01L29/4236 , H01L29/66666 , H01L29/66825 , H01L29/66833 , H01L29/7827 , H01L29/7889 , H01L29/7926
Abstract: 本发明提供了一种三维半导体存储器器件及其制造方法。制造半导体存储器器件的方法包括：在衬底上，交替并重复地堆叠牺牲层和绝缘层；形成穿过所述牺牲层和所述绝缘层的有源图案；对所述绝缘层和所述牺牲层连续构图，以形成沟槽；去除所述沟槽中暴露的牺牲层以形成凹进区，暴露所述有源图案的侧壁；在所述衬底上形成信息储存层；在所述信息储存层上形成栅传导层，使得所述栅传导层填充所述凹进区并且限定所述沟槽中的空区，所述空区由所述栅传导层环绕；以及对所述栅传导层执行各向同性蚀刻工艺，以在所述凹进区中形成栅电极，使得所述栅电极彼此分开。
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公开(公告)号：CN110277403B
公开(公告)日：2024-03-12
申请号：CN201910159325.7
申请日：2019-03-04
Applicant: 三星电子株式会社
Abstract: 提供了制造三维半导体存储器件的方法。一种方法可以包括：在衬底上形成模结构，该膜结构包括沟道区域和在沟道区域之间的非沟道区域；在模结构上形成多层掩模层，该多层掩模层包括顺序地堆叠的第一掩模层、蚀刻停止层和第二掩模层；形成暴露沟道区域中的模结构的掩模孔；形成暴露非沟道区域中的第一掩模层的虚设掩模孔以及覆盖由掩模孔和虚设掩模孔暴露的第二掩模层的侧壁的缓冲间隔物。该方法可以包括使用该多层掩模层作为蚀刻掩模来蚀刻模结构以在沟道区域中形成沟道孔。
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公开(公告)号：CN108878357B
公开(公告)日：2023-09-15
申请号：CN201810445608.3
申请日：2018-05-10
Applicant: 三星电子株式会社
IPC: H01L21/822
Abstract: 一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。
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