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公开(公告)号：CN112447751B
公开(公告)日：2025-04-08
申请号：CN202010897781.4
申请日：2020-08-31
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置。半导体装置包括衬底上的并且相对于衬底的上表面垂直地堆叠的栅电极。半导体装置包括与栅电极交替地堆叠的层间绝缘层。此外，半导体装置包括穿过栅电极的沟道结构。沟道结构中的每一个包括相对于衬底的上表面垂直地延伸的沟道层、沟道层上的隧穿绝缘层、栅电极与隧穿绝缘层的侧表面之间的对应的区中的隧穿绝缘层上的电荷存储层以及分别位于电荷存储层上的第一阻挡绝缘层。第一阻挡绝缘层的第一层位于电荷存储层的第一层的上表面、下表面和侧表面上。
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公开(公告)号：CN112563283A
公开(公告)日：2021-03-26
申请号：CN202010939717.8
申请日：2020-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 公开了一种三维半导体存储器件，其包括：交替地堆叠在基板上的栅极间电介质层和电极层；穿透栅极间电介质层和电极层并且延伸到基板中的垂直半导体图案；在垂直半导体图案与电极层之间的阻挡电介质图案；隧道电介质层，在阻挡电介质图案与垂直半导体图案之间并且与栅极间电介质层接触；以及在阻挡电介质图案与隧道电介质层之间的第一电荷存储图案。第一电荷存储图案中的一个与阻挡电介质图案中的一个的顶表面和底表面接触。
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公开(公告)号：CN112447758A
公开(公告)日：2021-03-05
申请号：CN202010869840.7
申请日：2020-08-26
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本发明涉及一种集成电路器件和制造其的方法。该集成电路器件包括：沟道层，在穿透导电层和绝缘层的沟道孔中；电荷捕获图案，在导电层与沟道层之间在沟道孔内部；以及虚设电荷捕获图案，在绝缘层与沟道层之间在沟道孔内部。为了制造该集成电路器件，形成穿透绝缘层和模制层的沟道孔。形成连接到沟道孔的模制凹口。在模制凹口中形成初始电介质图案。氧化初始电介质图案以形成第一阻挡电介质图案。在沟道孔中形成电荷捕获层。去除模制层以形成导电空间。去除电荷捕获层的一部分以形成电荷捕获图案和虚设电荷捕获图案。
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公开(公告)号：CN111162084A
公开(公告)日：2020-05-15
申请号：CN201910851403.X
申请日：2019-09-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11521 , H01L27/11568 , H01L27/11582 , H01L29/10
Abstract: 一种垂直型存储器件包括：多个栅电极，堆叠在衬底上；和垂直沟道结构，沿垂直于衬底的上表面的第一方向穿透所述多个栅电极。垂直沟道结构包括：沿第一方向延伸的沟道；第一填充膜，部分地填充沟道的内部空间；第一衬层，在第一填充膜的上表面的至少一部分上并且在沟道的远离衬底延伸超过第一填充膜的上部内侧壁。第一衬层包括n型杂质。垂直沟道结构包括在第一衬层的至少一部分上的第二填充膜和在第二填充膜上并与第一衬层接触的焊盘。
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公开(公告)号：CN112820731A
公开(公告)日：2021-05-18
申请号：CN202011283776.0
申请日：2020-11-17
Applicant: 三星电子株式会社
IPC: H01L27/11556
Abstract: 本发明公开了一种半导体器件，该半导体器件包括：栅极层，在垂直于衬底的上表面的第一方向上堆叠在衬底上；以及沟道结构，穿透栅极层并在第一方向上延伸，每个沟道结构包括分别在栅极层的侧表面上并在第一方向上彼此间隔开的第一电介质层、分别在第一电介质层的侧表面上并在第一方向上彼此间隔开的电荷存储层、垂直于衬底延伸以与电荷存储层的侧表面一致的第二电介质层、以及垂直延伸的沟道层，并且每个第一电介质层在第一方向上具有第一最大长度，每个电荷存储层在第一方向上具有大于第一最大长度的第二最大长度。
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Patent Agency Ranking
公开(公告)号：CN112447751A
公开(公告)日：2021-03-05
申请号：CN202010897781.4
申请日：2020-08-31
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11565 , H01L27/11568
Abstract: 提供了半导体装置。半导体装置包括衬底上的并且相对于衬底的上表面垂直地堆叠的栅电极。半导体装置包括与栅电极交替地堆叠的层间绝缘层。此外，半导体装置包括穿过栅电极的沟道结构。沟道结构中的每一个包括相对于衬底的上表面垂直地延伸的沟道层、沟道层上的隧穿绝缘层、栅电极与隧穿绝缘层的侧表面之间的对应的区中的隧穿绝缘层上的电荷存储层以及分别位于电荷存储层上的第一阻挡绝缘层。第一阻挡绝缘层的第一层位于电荷存储层的第一层的上表面、下表面和侧表面上。
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公开(公告)号：CN112018126A
公开(公告)日：2020-12-01
申请号：CN202010418871.0
申请日：2020-05-18
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种三维半导体装置及其制造方法，所述三维半导体装置包括顺序地堆叠在基底上的多个第一栅电极、位于所述多个第一栅电极上的第二栅电极、延伸穿过第二栅电极的一部分和所述多个第一栅电极的第一沟道结构、位于第一沟道结构的侧壁上并且其上表面位于比第一沟道结构的顶端高的水平处的掩埋绝缘图案、延伸穿过第二栅电极的剩余部分的第二沟道结构以及位于第二沟道结构的侧壁上的掩埋导电图案，第二沟道结构连接到第一沟道结构。
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公开(公告)号：CN111162084B
公开(公告)日：2024-04-02
申请号：CN201910851403.X
申请日：2019-09-10
Applicant: 三星电子株式会社
Abstract: 一种垂直型存储器件包括：多个栅电极，堆叠在衬底上；和垂直沟道结构，沿垂直于衬底的上表面的第一方向穿透所述多个栅电极。垂直沟道结构包括：沿第一方向延伸的沟道；第一填充膜，部分地填充沟道的内部空间；第一衬层，在第一填充膜的上表面的至少一部分上并且在沟道的远离衬底延伸超过第一填充膜的上部内侧壁。第一衬层包括n型杂质。垂直沟道结构包括在第一衬层的至少一部分上的第二填充膜和在第二填充膜上并与第一衬层接触的焊盘。
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公开(公告)号：CN115996576A
公开(公告)日：2023-04-21
申请号：CN202211272066.7
申请日：2022-10-18
Applicant: 三星电子株式会社
Abstract: 提供了一种制造半导体器件的方法，该方法包括：形成模结构，该模结构包括交替地且重复地堆叠在基板上的绝缘层和牺牲层；形成延伸穿过模结构的沟道孔；在沟道孔中形成阻挡层；在阻挡层上形成电荷存储层；在电荷存储层上形成包括掺杂元素的隧道绝缘层；执行热处理以使掺杂元素从隧道绝缘层扩散到电荷存储层；以及在隧道绝缘层上形成沟道层。
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公开(公告)号：CN114792692A
公开(公告)日：2022-07-26
申请号：CN202210086999.0
申请日：2022-01-25
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11575 , B82Y10/00 , B82Y40/00
Abstract: 提供了一种垂直NAND闪存器件和制造其的方法。该垂直NAND闪存器件包括在垂直地形成在衬底上的沟道孔的内壁上布置的电荷陷阱层。电荷陷阱层包括分布在基底中的纳米结构。纳米结构可以包括具有约1×1019cm‑3至约10×1019cm‑3的陷阱密度的材料，基底可以包括相对于在纳米结构中包括的材料具有约0.5eV至约3.5eV的导带偏移(CBO)的材料。
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