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公开(公告)号：CN111952305B
公开(公告)日：2025-04-29
申请号：CN202010135776.X
申请日：2020-03-02
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路装置及其制造方法。该集成电路装置包括：下存储器堆叠件，其包括位于衬底上的多条下字线；上存储器堆叠件，其位于下存储器堆叠件上并且包括多条上字线；至少一个第一下互连层，其在下存储器堆叠件与上存储器堆叠件之间在第一竖直高度在水平方向上延伸，并且被构造为电连接至从所述多条下字线中选择的至少一条下字线；分离的绝缘膜，其覆盖至少一个第一下互连层；以及至少一个第一上互连层，其在高于上存储器堆叠件的第二竖直高度在水平方向上延伸，并且被构造为电连接至从上字线中选择的至少一条上字线。
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公开(公告)号：CN115274678B
公开(公告)日：2025-03-28
申请号：CN202210842677.4
申请日：2022-07-18
Applicant: 上海华虹宏力半导体制造有限公司
Abstract: 本发明提供一种嵌入式SONOS器件及其制备方法，其中方法包括：去除所述选择管区和所述器件逻辑区的第一厚度的ONO膜层；采用湿法刻蚀工艺去除所述选择管区和所述器件逻辑区的第二厚度的ONO膜层；去除所述存储管区的第一厚度的ONO膜层、去除所述选择管区和所述器件逻辑区的第三厚度的ONO膜层；形成第一栅氧化层；形成第二栅氧化层。本申请利用湿法刻蚀工艺去除第二厚度的ONO膜层，避免了ONO膜层中的氮化硅残留的情况。进一步的，本申请分别形成第一栅氧化层和第二栅氧化层，并且在这之后没有其他湿法工艺步骤，减少了因湿法工艺带来ONO的膜厚的波动，减小了SONOS器件窗口的散度，提升了器件的性能。
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公开(公告)号：CN113169180B
公开(公告)日：2025-02-28
申请号：CN201980079862.9
申请日：2019-11-26
Applicant: 桑迪士克科技有限责任公司
IPC: H10B43/00 , H10B43/35 , H10B43/27 , H01L21/764
Abstract: 本发明公开了一种三维存储器器件，该三维存储器器件包括导电条带和间隔物条带的交替堆叠，这些交替堆叠位于衬底上方并且通过存储器堆叠组件彼此横向间隔开。这些间隔物条带可包括气隙条带或绝缘条带。这些存储器堆叠组件中的每个存储器堆叠组件包括横向突起区的两个二维阵列。这些横向突起区中的每个横向突起区包括相应的弯曲电荷存储元件。这些电荷存储元件可以是位于相应横向突起区内的离散元件，或者可以是在多个导电条带上方竖直延伸的电荷存储材料层的一部分。这些存储器堆叠组件中的每个存储器堆叠组件可包括横向覆盖在电荷存储元件的相应竖直堆叠上面的两行竖直半导体沟道。
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公开(公告)号：CN112289794B
公开(公告)日：2024-06-14
申请号：CN202010716526.5
申请日：2020-07-23
Applicant: 汉萨科技股份有限公司
Abstract: 本发明公开了一种半导体元件及其制造方法。半导体元件包括基板、第一至第三多晶硅层、第一隔离层、栅极介电层、栅极导电层以及第二隔离层。第一与第二多晶硅层位于基板上。第三多晶硅层位于第一与第二多晶硅层间，且具有位于第一与第二多晶硅层间的凹部部分，凹部部分定义为存储元件的本体。第一隔离层邻接于第一至第三多晶硅层。栅极介电层与栅极导电层嵌设于第三多晶硅层内。第二隔离层位于栅极导电层与第三多晶硅层上。上述的半导体元件可增加半导体元件的密度，与提升半导体元件的效能。
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公开(公告)号：CN111863706B
公开(公告)日：2024-06-11
申请号：CN202010884241.2
申请日：2020-08-28
Applicant: 上海华力微电子有限公司
IPC: H01L21/762 , H10B41/00 , H10B43/00
Abstract: 本发明提供一种闪存存储器及其制造方法，其在执行等离子体膜沉积工艺，以在沟槽和掩模层上形成隔离材料层时，衬底边缘区域的等离子沉积的速率慢于衬底中心区域等离子沉积的速率。进而使得在对衬底边缘区域进行等离子体沉积时的速率比较缓慢，以增加衬底边缘区域的沟槽内形成的隔离材料层的致密性。从而改善衬底边缘区域对沟槽的填充性能较差的问题，进而提升闪存存储器的性能。
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Patent Agency Ranking
公开(公告)号：CN111384057B
公开(公告)日：2024-04-05
申请号：CN201911309893.7
申请日：2019-12-18
Applicant: 美光科技公司
Abstract: 本申请案涉及形成半导体装置的方法以及相关的半导体装置。一种形成半导体装置的方法包括：在包括至少一种材料的堆叠上方形成图案化的抗蚀剂；及移除所述堆叠的由所述图案化的抗蚀剂暴露出的一部分以形成堆叠开口。横向地移除所述图案化的抗蚀剂的一部分以形成已修整抗蚀剂，且移除所述堆叠的由所述已修整抗蚀剂暴露出的额外部分以在所述堆叠的侧壁中形成阶梯。在所述堆叠的所述侧壁之间形成介电材料以基本上完全填充所述堆叠开口，并将所述介电材料平坦化。本发明揭示额外方法以及半导体装置。
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公开(公告)号：CN111448662B
公开(公告)日：2023-10-31
申请号：CN201980006271.9
申请日：2019-05-14
Applicant: 桑迪士克科技有限责任公司
Abstract: 一种三维存储器装置包含：位于衬底上方的绝缘层和字线的交替堆叠；延伸穿过所述交替堆叠且含有相应竖直半导体通道和相应存储器膜的存储器堆叠结构；位于所述交替堆叠上方、沿着第一水平方向延伸且沿着第二水平方向横向隔开的漏极选择栅极电极；以及位于邻近漏极选择栅极电极之间的电介质顶盖层。气隙在邻近漏极选择栅极电极之间位于所述电介质顶盖层中。
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公开(公告)号：CN116896893A
公开(公告)日：2023-10-17
申请号：CN202211547247.6
申请日：2022-12-05
Applicant: 爱思开海力士有限公司
Abstract: 提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：下结构，其中限定有单元区域和芯片保护区域，其中，单元区域和芯片保护区域沿着第一方向划分；第一下层叠结构，其在芯片保护区域中形成在下结构上，该第一下层叠结构包括多个第一下材料层，该第一下层叠结构包括沿其边缘形成的第一蚀刻停止层；第一上层叠结构，其在芯片保护区域中形成在第一下层叠结构上，该第一上层叠结构包括多个第一上材料层；以及第一狭缝，其在芯片保护区域中穿透第一上层叠结构以暴露第一蚀刻停止层。
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公开(公告)号：CN110676325B
公开(公告)日：2023-10-10
申请号：CN201910844566.5
申请日：2019-09-06
Applicant: 长江存储科技有限责任公司
IPC: H01L29/792 , H01L21/336 , H10B43/00
Abstract: 本申请提供了一种半导体结构与其制作工艺。该半导体结构的制作工艺，包括：形成包括沟道孔的基底结构；在沟道孔中形成预备电荷捕获层；对预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，电荷捕获层的陷阱密度大于预备电荷捕获层的陷阱密度。上述的制作方法中，首先在沟道中形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
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公开(公告)号：CN112020774B
公开(公告)日：2023-09-08
申请号：CN202080001864.9
申请日：2020-07-31
Applicant: 长江存储科技有限责任公司
Abstract: 公开了用于形成接触结构及其半导体器件的方法的实施例。在示例中，半导体器件包括绝缘层、绝缘层之上的导电层、以及在导电层中并与绝缘层接触的间隔部结构。半导体器件还包括在间隔部结构中并垂直地延伸穿过绝缘层的第一接触结构。第一接触结构包括彼此接触的第一接触部分和第二接触部分。第二接触部分的上表面与导电层的上表面共面。
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