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公开(公告)号：CN111162084B
公开(公告)日：2024-04-02
申请号：CN201910851403.X
申请日：2019-09-10
Applicant: 三星电子株式会社
Abstract: 一种垂直型存储器件包括：多个栅电极，堆叠在衬底上；和垂直沟道结构，沿垂直于衬底的上表面的第一方向穿透所述多个栅电极。垂直沟道结构包括：沿第一方向延伸的沟道；第一填充膜，部分地填充沟道的内部空间；第一衬层，在第一填充膜的上表面的至少一部分上并且在沟道的远离衬底延伸超过第一填充膜的上部内侧壁。第一衬层包括n型杂质。垂直沟道结构包括在第一衬层的至少一部分上的第二填充膜和在第二填充膜上并与第一衬层接触的焊盘。
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公开(公告)号：CN111106117B
公开(公告)日：2024-03-12
申请号：CN201910909872.2
申请日：2019-09-25
Applicant: 三星电子株式会社
IPC: H10B41/00 , H01L29/788
Abstract: 本发明提供一种制造半导体器件的方法，该方法被如下提供。形成孔以穿过初始第一模层和初始第二模层以分别形成在垂直于下部结构的垂直方向上交替地堆叠在下部结构上的第一模层和第二模层。沿着孔的侧表面部分地蚀刻第一模层，以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层，使得每个层间绝缘层包括在垂直方向上位于相同水平的对应的第三模层和对应的凹陷的第一模层。在孔中形成第一电介质层以覆盖彼此堆叠的第三模层和第二模层。在第一电介质层上形成信息存储图案。
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公开(公告)号：CN116017982A
公开(公告)日：2023-04-25
申请号：CN202211265544.1
申请日：2022-10-17
Applicant: 三星电子株式会社
Abstract: 提供了一种制造半导体装置的方法，所述方法包括：在下结构上形成堆叠且交替的层间绝缘层和牺牲层的模制结构；形成穿过模制结构的孔；通过从牺牲层的侧表面去除牺牲层的通过孔暴露的部分来分别在模制结构的牺牲层中形成凹陷区域；在每个凹陷区域中顺序地形成初始阻挡图案和电荷存储图案；在孔中顺序地形成隧穿层和沟道层；形成穿透模制结构的沟槽，使得沟槽以线形状延伸；去除由沟槽暴露的牺牲层，使得初始阻挡图案被暴露；以及在去除牺牲层之后氧化初始阻挡图案，从而形成阻挡图案。
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公开(公告)号：CN109148463B
公开(公告)日：2023-11-28
申请号：CN201810626305.1
申请日：2018-06-15
Applicant: 三星电子株式会社
Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。
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公开(公告)号：CN112018126A
公开(公告)日：2020-12-01
申请号：CN202010418871.0
申请日：2020-05-18
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种三维半导体装置及其制造方法，所述三维半导体装置包括顺序地堆叠在基底上的多个第一栅电极、位于所述多个第一栅电极上的第二栅电极、延伸穿过第二栅电极的一部分和所述多个第一栅电极的第一沟道结构、位于第一沟道结构的侧壁上并且其上表面位于比第一沟道结构的顶端高的水平处的掩埋绝缘图案、延伸穿过第二栅电极的剩余部分的第二沟道结构以及位于第二沟道结构的侧壁上的掩埋导电图案，第二沟道结构连接到第一沟道结构。
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Patent Agency Ranking
公开(公告)号：CN111106117A
公开(公告)日：2020-05-05
申请号：CN201910909872.2
申请日：2019-09-25
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L29/788
Abstract: 本发明提供一种制造半导体器件的方法，该方法被如下提供。形成孔以穿过初始第一模层和初始第二模层以分别形成在垂直于下部结构的垂直方向上交替地堆叠在下部结构上的第一模层和第二模层。沿着孔的侧表面部分地蚀刻第一模层，以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层，使得每个层间绝缘层包括在垂直方向上位于相同水平的对应的第三模层和对应的凹陷的第一模层。在孔中形成第一电介质层以覆盖彼此堆叠的第三模层和第二模层。在第一电介质层上形成信息存储图案。
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公开(公告)号：CN107591404B
公开(公告)日：2023-06-20
申请号：CN201710546180.7
申请日：2017-07-06
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/20 , H01L21/768
Abstract: 提供一种包括电介质层的半导体器件。该半导体器件包括堆叠结构和在堆叠结构内的竖直结构。该竖直结构包括具有第一宽度的下部区域和具有大于第一宽度的第二宽度的上部区域。该竖直结构还包括下部区域中的下部厚度与上部区域中的上部厚度的各自的比值彼此不同的两个电介质层。
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公开(公告)号：CN112447758A
公开(公告)日：2021-03-05
申请号：CN202010869840.7
申请日：2020-08-26
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 本发明涉及一种集成电路器件和制造其的方法。该集成电路器件包括：沟道层，在穿透导电层和绝缘层的沟道孔中；电荷捕获图案，在导电层与沟道层之间在沟道孔内部；以及虚设电荷捕获图案，在绝缘层与沟道层之间在沟道孔内部。为了制造该集成电路器件，形成穿透绝缘层和模制层的沟道孔。形成连接到沟道孔的模制凹口。在模制凹口中形成初始电介质图案。氧化初始电介质图案以形成第一阻挡电介质图案。在沟道孔中形成电荷捕获层。去除模制层以形成导电空间。去除电荷捕获层的一部分以形成电荷捕获图案和虚设电荷捕获图案。
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公开(公告)号：CN111162084A
公开(公告)日：2020-05-15
申请号：CN201910851403.X
申请日：2019-09-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11521 , H01L27/11568 , H01L27/11582 , H01L29/10
Abstract: 一种垂直型存储器件包括：多个栅电极，堆叠在衬底上；和垂直沟道结构，沿垂直于衬底的上表面的第一方向穿透所述多个栅电极。垂直沟道结构包括：沿第一方向延伸的沟道；第一填充膜，部分地填充沟道的内部空间；第一衬层，在第一填充膜的上表面的至少一部分上并且在沟道的远离衬底延伸超过第一填充膜的上部内侧壁。第一衬层包括n型杂质。垂直沟道结构包括在第一衬层的至少一部分上的第二填充膜和在第二填充膜上并与第一衬层接触的焊盘。
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公开(公告)号：CN110718552A
公开(公告)日：2020-01-21
申请号：CN201910211674.9
申请日：2019-03-20
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本发明公开了包括具有局部扩大的沟道孔的半导体器件，该半导体器件包括在衬底上的下堆叠结构、在下堆叠结构上的上堆叠结构以及在穿过上堆叠结构和下堆叠结构形成的沟道孔中的沟道结构。沟道孔包括在下堆叠结构中的下沟道孔、在上堆叠结构中的上沟道孔、以及与下堆叠结构和上堆叠结构之间的界面相邻的局部延伸部分。局部延伸部分与下沟道孔和上沟道孔流体连通。局部延伸部分的横向宽度可以大于与局部延伸部分相邻的上沟道孔的横向宽度，并大于与局部延伸部分相邻的上沟道孔的横向宽度。
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