公开(公告)号：CN108538847A

公开(公告)日：2018-09-14

申请号：CN201810373088.X

申请日：2013-09-11

Applicant: 三星电子株式会社

Inventor： 刘东哲 ,  南泌旭 ,  梁俊圭 ,  李雄 ,  李宇城 ,  金振均 ,  严大弘

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 提供了一种制造三维半导体存储装置的方法，所述方法包括：形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成多个栅极区域；选择性地蚀刻被所述多个栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有凹进侧壁的下半导体图案；以及分别在所述多个栅极区域中形成栅极图案，其中，形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。

公开(公告)号：CN109148463A

公开(公告)日：2019-01-04

申请号：CN201810626305.1

申请日：2018-06-15

Applicant: 三星电子株式会社

Inventor： 崔恩荣 ,  梁俊圭 ,  卢英辰 ,  安宰永 ,  梁在贤 ,  刘东哲 ,  崔宰浩

IPC: H01L27/11568 ,  H01L27/11582

CPC classification number: H01L29/513 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11568

Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

公开(公告)号：CN101312216A

公开(公告)日：2008-11-26

申请号：CN200810142821.3

申请日：2008-01-11

Applicant: 三星电子株式会社

Inventor： 梁俊圭 ,  白升宰 ,  卢镇台 ,  林升炫 ,  朱耿嬉 ,  霍宗亮

IPC: H01L29/792 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/42332 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42348 ,  H01L29/7881 ,  H01L29/792

Abstract: 揭露了一种包括一混合结构电荷捕获层的闪存器件及其相关制造方法。所述电荷捕获层包括至少一个混合捕获层，混合捕获层包括一由具有第一带隙能量的第一材料制成的第一捕获层，以及多个彼此分离的纳米点，每个纳米点至少部分的被所述第一捕获层包围，所述多个纳米点由具有第二带隙能量的第二材料形成，第二带隙能量低于所述第一带隙能量。

公开(公告)号：CN107993996A

公开(公告)日：2018-05-04

申请号：CN201711012306.9

申请日：2017-10-26

Applicant: 三星电子株式会社

Inventor： 张炳铉 ,  刘东哲 ,  张祐赈 ,  安宰永 ,  梁俊圭

IPC: H01L23/40 ,  H01L21/822 ,  H01L21/02

CPC classification number: H01L27/11582 ,  H01L21/31111 ,  H01L21/76224 ,  H01L23/528 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L29/0649 ,  H01L29/1037 ,  H01L29/40117 ,  H01L29/513 ,  H01L29/518 ,  H01L23/4012 ,  H01L21/022 ,  H01L21/8221

Abstract: 一种半导体器件包括在衬底上垂直地一个堆叠在另一个顶部的字线、字线之间的绝缘图案、连接到衬底的垂直柱、以及字线侧面处的在衬底上的剩余牺牲图案。垂直柱穿透字线和绝缘图案。绝缘图案的每个包括字线之间的第一部分以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度小于第二部分的第二厚度。

公开(公告)号：CN103681687B

公开(公告)日：2018-04-27

申请号：CN201310412616.5

申请日：2013-09-11

Applicant: 三星电子株式会社

Inventor： 刘东哲 ,  南泌旭 ,  梁俊圭 ,  李雄 ,  李宇城 ,  金振均 ,  严大弘

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L29/51 ,  H01L29/423 ,  H01L29/04 ,  H01L29/10 ,  H01L29/792

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/42356 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/511 ,  H01L29/7926

Abstract: 提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。

公开(公告)号：CN109148463B

公开(公告)日：2023-11-28

申请号：CN201810626305.1

申请日：2018-06-15

Applicant: 三星电子株式会社

Inventor： 崔恩荣 ,  梁俊圭 ,  卢英辰 ,  安宰永 ,  梁在贤 ,  刘东哲 ,  崔宰浩

IPC: H10B43/30 ,  H10B43/27

Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

公开(公告)号：CN107993996B

公开(公告)日：2023-04-18

申请号：CN201711012306.9

申请日：2017-10-26

Applicant: 三星电子株式会社

Inventor： 张炳铉 ,  刘东哲 ,  张祐赈 ,  安宰永 ,  梁俊圭

IPC: H01L23/40 ,  H01L21/822 ,  H01L21/02

Abstract: 一种半导体器件包括在衬底上垂直地一个堆叠在另一个顶部的字线、字线之间的绝缘图案、连接到衬底的垂直柱、以及字线侧面处的在衬底上的剩余牺牲图案。垂直柱穿透字线和绝缘图案。绝缘图案的每个包括字线之间的第一部分以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度小于第二部分的第二厚度。

公开(公告)号：CN108538847B

公开(公告)日：2022-03-29

申请号：CN201810373088.X

申请日：2013-09-11

Applicant: 三星电子株式会社

Inventor： 刘东哲 ,  南泌旭 ,  梁俊圭 ,  李雄 ,  李宇城 ,  金振均 ,  严大弘

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 提供了一种制造三维半导体存储装置的方法，所述方法包括：形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成多个栅极区域；选择性地蚀刻被所述多个栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有凹进侧壁的下半导体图案；以及分别在所述多个栅极区域中形成栅极图案，其中，形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。

公开(公告)号：CN109817725A

公开(公告)日：2019-05-28

申请号：CN201811343029.4

申请日：2018-11-12

Applicant: 三星电子株式会社

Inventor： 张祐赈 ,  卢英辰 ,  梁俊圭 ,  金斐悟 ,  安敬源

IPC: H01L29/792 ,  H01L27/11582 ,  H01L27/115

Abstract: 一种半导体器件包括在基板上的包含层间绝缘层和栅电极在内的竖直堆叠结构。阻挡电介质区设置在堆叠结构中的开口的侧壁上。提供了侧向杂质区，在阻挡电介质区和层间绝缘层之间以及在阻挡电介质区和栅电极之间延伸。还提供了下部杂质区，在阻挡电介质区和基板之间延伸。

公开(公告)号：CN103681687A

公开(公告)日：2014-03-26

申请号：CN201310412616.5

申请日：2013-09-11

Applicant: 三星电子株式会社

Inventor： 刘东哲 ,  南泌旭 ,  梁俊圭 ,  李雄 ,  李宇城 ,  金振均 ,  严大弘

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/42356 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/511 ,  H01L29/7926

Abstract: 提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。