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公开(公告)号：CN109216366B
公开(公告)日：2024-04-12
申请号：CN201810736733.X
申请日：2018-07-06
Applicant: 三星电子株式会社
Abstract: 本公开提供了一种三维半导体器件及其制造方法，该半导体器件包括：在基板上的下层结构，下层结构在基板的第一区域和第二区域上具有不同的厚度，该下层结构包括在顶部的电极层和在其下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，该蚀刻停止层对于上层结构和下层结构具有蚀刻选择性；第一接触插塞和第二接触插塞，分别填充限定在第一区域和第二区域上的上层结构和蚀刻停止层中的第一开口和第二开口并分别接触下层结构的对应的电极层，使得第一接触插塞和第二接触插塞中的一个与第一接触插塞和第二接触插塞的另一个相比相对于蚀刻停止层的底部向下延伸得更远。
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公开(公告)号：CN108573972B
公开(公告)日：2024-04-09
申请号：CN201810189474.3
申请日：2018-03-08
Applicant: 三星电子株式会社
Abstract: 提供一种三维半导体器件及其形成方法。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并交叉第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成堆叠栅极组，栅电极顺序地堆叠在第一区域上并且在从第一区域到第二区域的方向上延伸；以及至少一个次分离图案，设置在第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在第二区域上的栅电极。栅电极包括在第二区域上的焊盘部分，焊盘部分比设置在第一区域上的栅电极更厚并与至少一个次分离图案接触。
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公开(公告)号：CN113497050A
公开(公告)日：2021-10-12
申请号：CN202110372991.6
申请日：2021-04-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置，包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。
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公开(公告)号：CN108573972A
公开(公告)日：2018-09-25
申请号：CN201810189474.3
申请日：2018-03-08
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11582 , H01L27/11556
Abstract: 提供一种三维半导体器件及其形成方法。三维半导体器件包括：基板，包括第一区域和第二区域；第一主分离图案和第二主分离图案，设置在基板上并交叉第一区域和第二区域；栅电极，设置在第一主分离图案与第二主分离图案之间并且形成堆叠栅极组，栅电极顺序地堆叠在第一区域上并且在从第一区域到第二区域的方向上延伸；以及至少一个次分离图案，设置在第二区域上、设置在第一主分离图案与第二主分离图案之间、并且穿透设置在第二区域上的栅电极。栅电极包括在第二区域上的焊盘部分，焊盘部分比设置在第一区域上的栅电极更厚并与至少一个次分离图案接触。
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公开(公告)号：CN118382292A
公开(公告)日：2024-07-23
申请号：CN202410041363.3
申请日：2024-01-10
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：堆叠结构，在衬底上，沿第一方向延伸，并且包括彼此交替地堆叠的栅电极层和绝缘层；竖直结构，包括在与第一方向交叉的第二方向上延伸的竖直沟道膜和设置在竖直沟道膜上的沟道绝缘膜，并且具有与绝缘层相邻的第一区域和与栅电极层相邻的第二区域；以及高k膜，在沟道绝缘膜上。高k膜包括第一高k金属氧化物膜和第二高k金属氧化物膜，其中，第一高k金属氧化物膜在第一区域和绝缘层之间并且与第一区域接触，第二高k金属氧化物膜在第二区域和栅电极层之间并且与第二区域接触，并且第一高k金属氧化物膜和第二高k金属氧化物膜包括不同的金属材料。
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Patent Agency Ranking
公开(公告)号：CN107946307B
公开(公告)日：2023-12-12
申请号：CN201710597611.2
申请日：2017-07-20
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底上的堆叠结构，所述堆叠结构包括彼此交替地堆叠的层间绝缘层和第一栅电极；穿透所述堆叠结构的开口中的半导体层；所述半导体层和所述堆叠结构之间的第一电介质层；以及所述堆叠结构中更靠近所述衬底而不是所述第一栅电极的下部图案，所述下部图案包括面对所述第一电介质层的第一表面以及面对所述堆叠结构的第二表面，所述第二表面与所述第一表面限定了锐角，其中所述第一电介质层包括面对所述堆叠结构的第一部分和面对所述下部图案的第一表面的第二部分，所述第二部分的厚度大于所述第一部分的厚度。
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公开(公告)号：CN109216369B
公开(公告)日：2023-10-13
申请号：CN201810711070.6
申请日：2018-07-02
Applicant: 三星电子株式会社
IPC: H10B43/30 , H10B43/40 , H10B43/27 , H01L23/488
Abstract: 一种半导体器件可以包括多个导电图案和绝缘图案。多个导电图案可以形成在衬底上。多个导电图案可以在与衬底的上表面垂直的竖直方向上彼此间隔开。多个导电图案中的每一个可以具有延伸部分和台阶部分。台阶部分可以设置在对应导电图案的边缘处。绝缘图案可以在竖直方向上形成在多个导电图案之间。多个导电图案中的每一个的台阶部分的下表面和上表面可以向上弯曲。
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公开(公告)号：CN107768446B
公开(公告)日：2021-05-04
申请号：CN201710722606.X
申请日：2017-08-22
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/06 , H01L29/10
Abstract: 一种半导体器件可以包括：交替堆叠在衬底上的栅电极和层间绝缘层、穿透栅电极和层间绝缘层的沟道层、在栅电极与沟道层之间的栅极电介质层、填充沟道层的内部的至少一部分的填充绝缘体、在沟道层与填充绝缘体之间并且包括高k材料和/或金属的电荷固定层、以及连接到沟道层并在填充绝缘体上的导电焊盘。导电焊盘可以与电荷固定层物理分离。
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公开(公告)号：CN107689392B
公开(公告)日：2021-01-12
申请号：CN201710541567.3
申请日：2017-07-05
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423 , H01L29/792
Abstract: 一种垂直型存储器件可以包括：在衬底上垂直地延伸的沟道层；在衬底上在沟道层的一侧的地选择晶体管，地选择晶体管包括第一栅绝缘部分和第一替代栅电极；在第一替代栅电极上的蚀刻控制层；以及在蚀刻控制层上的存储单元，存储单元包括第二栅绝缘部分和第二替代栅电极。蚀刻控制层可以包括用碳、N型杂质或P型杂质掺杂的多晶硅层，或者可以包括包含碳、N型杂质或P型杂质的多晶硅氧化物层。第一替代栅电极的厚度可以与第二替代栅电极的厚度相同，或者第一替代栅电极可以比第二替代栅电极更厚。
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公开(公告)号：CN108538847A
公开(公告)日：2018-09-14
申请号：CN201810373088.X
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种制造三维半导体存储装置的方法，所述方法包括：形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成多个栅极区域；选择性地蚀刻被所述多个栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有凹进侧壁的下半导体图案；以及分别在所述多个栅极区域中形成栅极图案，其中，形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。
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