公开(公告)号：CN117596887A

公开(公告)日：2024-02-23

申请号：CN202311033290.5

申请日：2023-08-16

Applicant: 三星电子株式会社

Inventor： 金柳延 ,  梁时荣 ,  金载镐 ,  朴洸珉

IPC: H10B43/35 ,  H10B43/27 ,  H10B43/40 ,  H10B43/50 ,  H10B41/35 ,  H10B41/27 ,  H10B41/41 ,  H10B41/50 ,  H10B80/00

Abstract: 本公开涉及非易失性存储器件及其制造方法和存储器系统。非易失性存储器件包括：在第一方向上交替地堆叠彼此的顶部上的多个栅电极和多个绝缘图案；沿沟槽的侧壁形成的信息存储膜，其中，所述沟槽在所述第一方向上延伸穿过所述多个栅电极和所述绝缘图案；以及半导体图案，所述半导体图案形成在所述信息存储膜上，其中，所述半导体图案由多晶硅制成，所述多晶硅由第一单晶硅和第二单晶硅组成，其中，金属硅化物存在于所述第一单晶硅与所述第二单晶硅之间的晶界中，其中，所述金属硅化物除了存在于所述第一单晶硅与所述第二单晶硅之间的所述晶界中之外，不存在于所述第一单晶硅和所述第二单晶硅中。

公开(公告)号：CN105845687B

公开(公告)日：2019-04-09

申请号：CN201610065378.9

申请日：2016-01-29

Applicant: 三星电子株式会社

Inventor： 金载镐 ,  杨尚烈 ,  李雄 ,  林升炫

IPC: H01L27/11517

Abstract: 本发明公开了一种半导体存储器装置及其制造方法，该半导体存储器装置包括：堆叠件，其包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层。单元沟道结构穿过堆叠件。单元沟道结构包括接触衬底的第一半导体图案和在第一半导体图案上的第一沟道图案。第一半导体图案延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。伪沟道结构位于衬底上并且与堆叠件间隔开。伪沟道结构包括接触衬底的第二半导体图案和在第二半导体图案上的第二沟道图案。第二半导体图案延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度大于第二高度。

公开(公告)号：CN105845687A

公开(公告)日：2016-08-10

申请号：CN201610065378.9

申请日：2016-01-29

Applicant: 三星电子株式会社

Inventor： 金载镐 ,  杨尚烈 ,  李雄 ,  林升炫

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/42348 ,  H01L29/513 ,  H01L27/11551

Abstract: 本发明公开了一种半导体存储器装置及其制造方法，该半导体存储器装置包括：堆叠件，其包括以交替和重复方式堆叠在衬底上的栅电极和绝缘层。单元沟道结构穿过堆叠件。单元沟道结构包括接触衬底的第一半导体图案和在第一半导体图案上的第一沟道图案。第一半导体图案延伸至从衬底的表面至第一半导体图案的顶表面的第一高度。伪沟道结构位于衬底上并且与堆叠件间隔开。伪沟道结构包括接触衬底的第二半导体图案和在第二半导体图案上的第二沟道图案。第二半导体图案延伸至从衬底的表面至第二半导体图案的顶表面的第二高度。第一高度大于第二高度。

公开(公告)号：CN119255605A

公开(公告)日：2025-01-03

申请号：CN202410583826.9

申请日：2024-05-11

Applicant: 三星电子株式会社

Inventor： 梁时荣 ,  金柳延 ,  金载镐

IPC: H10B41/27 ,  H10B41/35 ,  H10B43/27 ,  H10B43/35

Abstract: 本发明公开了一种半导体器件、包括半导体器件的电子系统、和半导体器件的制造方法。该半导体器件包括栅极堆叠结构、沟道结构和水平导电层。栅极堆叠结构可以包括交替堆叠的多个栅极电极和多个绝缘层。沟道结构可以提供有延伸到栅极堆叠结构中的内部部分和从栅极堆叠结构的一个表面突出的突出部分。水平导电层可以连接到沟道结构的突出部分。在这种情况下，沟道结构可以包括半导体层。半导体层可以包括多晶区和沟道区，多晶区至少在突出部分中并且包括多晶半导体材料，沟道区位于内部部分中并且具有与多晶区的晶体结构不同的晶体结构。

公开(公告)号：CN113497050A

公开(公告)日：2021-10-12

申请号：CN202110372991.6

申请日：2021-04-07

Applicant: 三星电子株式会社

Inventor： 李相受 ,  金载镐 ,  李宇城 ,  南泌旭 ,  池正根

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 公开了一种三维半导体存储器装置，包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。

公开(公告)号：CN118215301A

公开(公告)日：2024-06-18

申请号：CN202310902716.X

申请日：2023-07-21

Applicant: 三星电子株式会社

Inventor： 崔铜成 ,  金秉柱 ,  金柔净 ,  金载镐 ,  千昌宪

IPC: H10B43/35 ,  H10B43/27 ,  H10B41/35 ,  H10B41/27

Abstract: 提供了垂直非易失性存储器件及其制造方法。所述垂直非易失性存储器件可以包括：模制结构，其包括第一绝缘图案及第二绝缘图案和第一栅电极；半导体图案，其在第一方向上延伸通过模制结构；第一电荷绝缘层，其位于第一绝缘图案与半导体图案之间；第二电荷绝缘层，其与第一电荷绝缘层间隔开并且位于第二绝缘图案与半导体图案之间；电荷存储层，其位于第一电荷绝缘层与第二电荷绝缘层之间并且位于第一栅电极与半导体图案之间；以及第一阻挡绝缘层，其位于第一栅电极与电荷存储层之间，并且第一栅电极在第一方向上的第一长度短于电荷存储层的与第一阻挡绝缘层接触的第一表面在第一方向上的第二长度。