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公开(公告)号：CN110112137B
公开(公告)日：2023-06-23
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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公开(公告)号：CN108538847B
公开(公告)日：2022-03-29
申请号：CN201810373088.X
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11582
Abstract: 提供了一种制造三维半导体存储装置的方法，所述方法包括：形成包括交替且重复地堆叠在基板上的牺牲层和绝缘层的多层结构；形成贯穿多层结构的开口，使得开口暴露基板；形成填充开口的下区域的下半导体层；在具有下半导体层的开口中形成竖直绝缘件和上半导体图案；将多层结构图案化以形成暴露基板的沟槽，使得沟槽与开口分隔开；去除被沟槽暴露的牺牲层以形成多个栅极区域；选择性地蚀刻被所述多个栅极区域中的至少最下方的栅极区域暴露的下半导体层，以形成具有凹进侧壁的下半导体图案；以及分别在所述多个栅极区域中形成栅极图案，其中，形成下半导体层的步骤包括将被开口暴露的基板用作种子来执行选择性外延生长工艺。
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公开(公告)号：CN110112137A
公开(公告)日：2019-08-09
申请号：CN201910417752.0
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了一种具有虚设通道区的垂直存储装置，所述存储装置包括：第一基底；第二基底，位于第一基底上；栅电极层和绝缘层，堆叠在第二基底的上表面上；多个第一通道区和多个第二通道区，多个第一通道区位于第一子单元阵列区中，多个第二通道区位于第二子单元阵列区中，第一通道区和第二通道区中的每个在与第二基底的上表面垂直的第一方向上延伸以穿过栅电极层和绝缘层中的至少一些；以及分隔绝缘层，设置在第一子单元阵列区和第二子单元阵列区之间，分隔绝缘层在与第二基底的上表面平行的第二方向上延伸，其中，设置在分隔绝缘层的第一侧上的至少两个第一通道区和设置在分隔绝缘层的第二侧上的至少两个第二通道区是位线未连接到其上的虚设通道区。
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公开(公告)号：CN103681687A
公开(公告)日：2014-03-26
申请号：CN201310412616.5
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L27/1157 , H01L29/04 , H01L29/1037 , H01L29/42356 , H01L29/4236 , H01L29/42364 , H01L29/511 , H01L29/7926
Abstract: 提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。
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公开(公告)号：CN113497050A
公开(公告)日：2021-10-12
申请号：CN202110372991.6
申请日：2021-04-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置，包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。
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Patent Agency Ranking
公开(公告)号：CN113299659A
公开(公告)日：2021-08-24
申请号：CN202011538276.7
申请日：2020-12-23
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 可以提供一种半导体器件，该半导体器件包括：衬底，其包括单元阵列区和贯通电极区；电极堆叠件，其位于衬底上，并且包括电极；竖直结构，其在单元阵列区内穿过电极堆叠件；竖直护板结构，其位于延伸区内，并且围绕贯通电极区；以及绝缘层，其位于由竖直护板结构限定的周边内部，并且与位于电极同一水平。电极可以包括第一突起，其在平面图中在竖直护板结构之间突出。
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公开(公告)号：CN116744681A
公开(公告)日：2023-09-12
申请号：CN202310202397.1
申请日：2023-03-03
Applicant: 三星电子株式会社
Abstract: 一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成掺杂有非导电杂质的沟道层；在所述沟道孔上方形成金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；通过在800摄氏度或更高的温度下执行热处理工艺，使用所述金属硅化物层使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极。在所述结晶之后，所述金属硅化物层位于低于所述栅电极当中的最下栅电极的位置处。
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公开(公告)号：CN103681687B
公开(公告)日：2018-04-27
申请号：CN201310412616.5
申请日：2013-09-11
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L29/51 , H01L29/423 , H01L29/04 , H01L29/10 , H01L29/792
CPC classification number: H01L27/11582 , H01L27/1157 , H01L29/04 , H01L29/1037 , H01L29/42356 , H01L29/4236 , H01L29/42364 , H01L29/511 , H01L29/7926
Abstract: 提供了一种三维（3D）半导体存储装置和一种制造该三维半导体存储装置的方法，所述装置包括：绝缘层，堆叠在基板上；水平结构，位于绝缘层之间，水平结构分别包括栅电极；竖直结构，贯穿绝缘层和水平结构，竖直结构分别包括半导体柱；以及外延图案，每个外延图案位于基板和每个竖直结构之间，其中，外延图案的最小宽度小于竖直结构中的相对应的竖直结构的宽度。
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公开(公告)号：CN111261637A
公开(公告)日：2020-06-09
申请号：CN201910953065.0
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 提供了一种垂直存储器件，所述垂直存储器件包括：沟道连接图案，所述沟道连接图案位于衬底上；栅电极，所述栅电极在所述沟道连接图案上沿第一方向彼此间隔开；以及沟道，所述沟道沿所述第一方向延伸穿过所述栅电极和所述沟道连接图案。每个所述栅电极沿基本上平行于所述衬底的上表面的第二方向延伸，所述第一方向基本上垂直于所述衬底的所述上表面。在所述垂直存储器件的截面图中，所述沟道连接图案的中间部分的上表面在所述第一方向上的高度分别低于所述沟道连接图案的与所述沟道相邻的端部的所述上表面在所述第一方向上的高度，以及所述沟道连接图案的与所述沟道相对的端部的上表面在所述第一方向上的高度。
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公开(公告)号：CN106449648B
公开(公告)日：2019-09-17
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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