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公开(公告)号：CN119255605A
公开(公告)日：2025-01-03
申请号：CN202410583826.9
申请日：2024-05-11
Applicant: 三星电子株式会社
Abstract: 本发明公开了一种半导体器件、包括半导体器件的电子系统、和半导体器件的制造方法。该半导体器件包括栅极堆叠结构、沟道结构和水平导电层。栅极堆叠结构可以包括交替堆叠的多个栅极电极和多个绝缘层。沟道结构可以提供有延伸到栅极堆叠结构中的内部部分和从栅极堆叠结构的一个表面突出的突出部分。水平导电层可以连接到沟道结构的突出部分。在这种情况下，沟道结构可以包括半导体层。半导体层可以包括多晶区和沟道区，多晶区至少在突出部分中并且包括多晶半导体材料，沟道区位于内部部分中并且具有与多晶区的晶体结构不同的晶体结构。
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公开(公告)号：CN116896885A
公开(公告)日：2023-10-17
申请号：CN202310250114.0
申请日：2023-03-13
Applicant: 三星电子株式会社
Abstract: 一种竖直半导体器件可以包括衬底、衬底上的图案结构、以及穿过图案结构的沟道孔中的沟道结构。图案结构可以包括沿与衬底的上表面垂直的竖直方向交替堆叠的绝缘图案和栅极结构。沟道结构可以沿竖直方向延伸。沟道结构可以包括沟道孔的内表面上的数据存储结构、接触数据存储结构的沟道、在沟道上位于沟道孔的下部的下图案、以及在沟道和下图案上的填充绝缘图案。沟道可以具有圆柱形状。下图案可以包括包含硅和锗的氧化物。
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公开(公告)号：CN117750770A
公开(公告)日：2024-03-22
申请号：CN202310647814.3
申请日：2023-06-02
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体存储器装置及其制造方法。该三维半导体存储器装置可包括：衬底；衬底上的外围电路结构；以及外围电路结构上的单元阵列结构。单元阵列结构可包括：包括交替地堆叠在彼此上的层间绝缘层和导电图案的堆叠件；堆叠件上的源结构；以及在堆叠件中延伸并且电连接至源结构的底表面的竖直结构。竖直结构可包括沟道层，沟道层包括分别位于在堆叠件中延伸的竖直沟道孔中的第一部分和在堆叠件与源结构之间的区中延伸并且电连接至第一部分的第二部分。
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公开(公告)号：CN117596887A
公开(公告)日：2024-02-23
申请号：CN202311033290.5
申请日：2023-08-16
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10B80/00
Abstract: 本公开涉及非易失性存储器件及其制造方法和存储器系统。非易失性存储器件包括：在第一方向上交替地堆叠彼此的顶部上的多个栅电极和多个绝缘图案；沿沟槽的侧壁形成的信息存储膜，其中，所述沟槽在所述第一方向上延伸穿过所述多个栅电极和所述绝缘图案；以及半导体图案，所述半导体图案形成在所述信息存储膜上，其中，所述半导体图案由多晶硅制成，所述多晶硅由第一单晶硅和第二单晶硅组成，其中，金属硅化物存在于所述第一单晶硅与所述第二单晶硅之间的晶界中，其中，所述金属硅化物除了存在于所述第一单晶硅与所述第二单晶硅之间的所述晶界中之外，不存在于所述第一单晶硅和所述第二单晶硅中。
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公开(公告)号：CN116744681A
公开(公告)日：2023-09-12
申请号：CN202310202397.1
申请日：2023-03-03
Applicant: 三星电子株式会社
Abstract: 一种制造半导体器件的方法，包括：通过在板层上交替地堆叠层间绝缘层和牺牲层来形成模制结构；形成穿过所述模制结构的沟道孔；在所述沟道孔中形成掺杂有非导电杂质的沟道层；在所述沟道孔上方形成金属层；使用所述金属层在所述沟道层的上端上形成金属硅化物层；通过在800摄氏度或更高的温度下执行热处理工艺，使用所述金属硅化物层使所述沟道层结晶；形成穿透所述模制结构并在一个方向上延伸的开口；去除通过所述开口暴露的所述牺牲层；以及通过用导电材料填充已经去除了所述牺牲层的区域来形成栅电极。在所述结晶之后，所述金属硅化物层位于低于所述栅电极当中的最下栅电极的位置处。
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