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公开(公告)号：CN116437662A
公开(公告)日：2023-07-14
申请号：CN202310037750.5
申请日：2023-01-10
Applicant: 三星电子株式会社
Abstract: 提供半导体装置和数据存储系统。半导体装置包括第一半导体结构和第一半导体结构上的第二半导体结构。第二半导体结构包括具有第一区和第二区的衬底；栅电极，其在第一区上彼此间隔开、延伸不同长度、分别包括具有向上暴露的上表面的焊盘区；与栅电极交替地堆叠的层间绝缘层；穿透栅电极的沟道结构；穿透每个栅电极的焊盘区并延伸到第一半导体结构中的栅极接触插塞；以及在每个焊盘区下方与层间绝缘层交替并围绕栅极接触插塞的绝缘结构。绝缘结构包括第一绝缘层和第二绝缘层，第二绝缘层围绕第一绝缘层的至少一部分并且包括与第一绝缘层的任何材料不同的材料。
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公开(公告)号：CN110010613B
公开(公告)日：2023-12-19
申请号：CN201811493187.8
申请日：2018-12-07
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 一种三维半导体存储器件，包括：电极结构，其包括垂直堆叠在半导体层上的电极；垂直半导体图案，其穿透电极结构并连接到半导体层；以及垂直绝缘图案，其在电极结构与垂直半导体图案之间。垂直绝缘图案包括在电极结构的侧壁上的侧壁部分以及沿着半导体层的顶表面的一部分从侧壁部分延伸的突起。垂直半导体图案包括：垂直沟道部分，其具有第一厚度并沿着垂直绝缘图案的侧壁部分延伸；以及接触部分，其从垂直沟道部分延伸并沿着垂直绝缘图案的突起和半导体层的顶表面共形地延伸。接触部分具有大于第一厚度的第二厚度。
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公开(公告)号：CN115768125A
公开(公告)日：2023-03-07
申请号：CN202211037446.2
申请日：2022-08-26
Applicant: 三星电子株式会社
Abstract: 一种半导体器件和制造该半导体器件的方法。该方法可以包括：形成模制堆叠体，该模制堆叠体包括与多个牺牲层交替地布置的多个绝缘层；通过顺序地图案化模制堆叠体来形成初步焊盘部分；形成单元接触孔，该单元接触孔延伸穿过初步焊盘部分和牺牲层部分；通过横向扩展初步焊盘部分和牺牲层部分来形成第一延伸部分和多个第二延伸部分；在第一延伸部分中形成第一绝缘衬层和牺牲环图案；在第二延伸部分中形成氧化物衬层和绝缘环图案；在单元接触孔内形成牺牲插塞；以及用栅电极替换牺牲层，并且用焊盘部分替换初步焊盘部分、第一绝缘衬层和牺牲环图案。
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公开(公告)号：CN109216366A
公开(公告)日：2019-01-15
申请号：CN201810736733.X
申请日：2018-07-06
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11524 , H01L27/1157 , H01L27/11578
Abstract: 本公开提供了一种三维半导体器件及其制造方法，该半导体器件包括：在基板上的下层结构，下层结构在基板的第一区域和第二区域上具有不同的厚度，该下层结构包括在顶部的电极层和在其下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，该蚀刻停止层对于上层结构和下层结构具有蚀刻选择性；第一接触插塞和第二接触插塞，分别填充限定在第一区域和第二区域上的上层结构和蚀刻停止层中的第一开口和第二开口并分别接触下层结构的对应的电极层，使得第一接触插塞和第二接触插塞中的一个与第一接触插塞和第二接触插塞的另一个相比相对于蚀刻停止层的底部向下延伸得更远。
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Patent Agency Ranking
公开(公告)号：CN115995485A
公开(公告)日：2023-04-21
申请号：CN202210942713.4
申请日：2022-08-08
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/51 , H01L29/06 , H01L29/792
Abstract: 提供了一种包括二维材料的薄膜结构、电子器件和电子设备，该薄膜结构包括衬底、在衬底上并与衬底间隔开的金属层、以及在衬底和金属层之间的二维材料层。二维材料层可以被配置为限制和/或阻挡衬底和金属层之间的电子转移。二维材料层上的金属层的电阻率可以通过二维材料层降低。
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公开(公告)号：CN109494227A
公开(公告)日：2019-03-19
申请号：CN201811040526.7
申请日：2018-09-06
Applicant: 三星电子株式会社
IPC: H01L27/11556
Abstract: 一种半导体存储器件，具有：多个栅极，竖直地堆叠在衬底的顶表面上；竖直沟道，填充竖直延伸穿过多个栅极的竖直孔；以及存储层，在竖直孔中并围绕竖直沟道。竖直沟道包括填充衬底顶部中的凹陷部的部分的支架形下部和沿竖直孔竖直延伸并连接到下沟道的上部。竖直沟道的下部和上部之间的界面的至少一端被设置在不高于衬底的顶表面的高度处。
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公开(公告)号：CN109216366B
公开(公告)日：2024-04-12
申请号：CN201810736733.X
申请日：2018-07-06
Applicant: 三星电子株式会社
Abstract: 本公开提供了一种三维半导体器件及其制造方法，该半导体器件包括：在基板上的下层结构，下层结构在基板的第一区域和第二区域上具有不同的厚度，该下层结构包括在顶部的电极层和在其下面的绝缘层；蚀刻停止层，在下层结构上；上层结构，在蚀刻停止层上，该蚀刻停止层对于上层结构和下层结构具有蚀刻选择性；第一接触插塞和第二接触插塞，分别填充限定在第一区域和第二区域上的上层结构和蚀刻停止层中的第一开口和第二开口并分别接触下层结构的对应的电极层，使得第一接触插塞和第二接触插塞中的一个与第一接触插塞和第二接触插塞的另一个相比相对于蚀刻停止层的底部向下延伸得更远。
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公开(公告)号：CN113497050A
公开(公告)日：2021-10-12
申请号：CN202110372991.6
申请日：2021-04-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种三维半导体存储器装置，包括：含碳层，其位于基板上；多个电极层间电介质层和多个电极层，所述多个电极层间电介质层和所述多个电极层交替地堆叠在所述含碳层上；单元垂直图案，其贯穿电极层间电介质层和电极层中的至少一些；以及半导体图案，其位于单元垂直图案和含碳层之间。基板包括多个第一晶粒。半导体图案包括多个第二晶粒。第二晶粒的平均尺寸小于第一晶粒的平均尺寸。
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