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公开(公告)号：CN118159031A
公开(公告)日：2024-06-07
申请号：CN202311670610.8
申请日：2023-12-07
Applicant: 三星电子株式会社
Abstract: 公开了一种集成电路装置和一种电子系统。所述集成电路装置包括：半导体衬底；多条导电线，其在半导体衬底上在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其位于多条导电线中的成对的导电线之间并且在水平方向上延伸；以及沟道结构，其穿过多条导电线和多个绝缘层，其中，沟道结构包括核心绝缘层、位于核心绝缘层的侧壁和底表面上的沟道层、位于沟道层的外壁上的栅极绝缘层、以及位于栅极绝缘层的外壁上的铁电层。
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公开(公告)号：CN118829223A
公开(公告)日：2024-10-22
申请号：CN202410201528.9
申请日：2024-02-23
Applicant: 三星电子株式会社
Abstract: 提供了一种具有提高的可靠性的半导体存储器装置和一种电子系统。半导体存储器装置包括：单元衬底；模制堆叠件，其包括交替地堆叠在单元衬底上的模制绝缘层和栅电极；半导体层，其在与单元衬底的上表面相交的竖直方向上延伸，以穿过模制堆叠件；阻挡绝缘图案，其在半导体层与栅电极中的每一个之间；电荷存储层，其包括半导体层与阻挡绝缘图案之间的电荷俘获部分和半导体层与模制绝缘层中的每一个之间的第一电荷阻挡部分；以及隧道绝缘层，其在半导体层与电荷存储层之间，其中，第一电荷阻挡部分的氧浓度高于电荷俘获部分的氧浓度。
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公开(公告)号：CN118265293A
公开(公告)日：2024-06-28
申请号：CN202311401219.8
申请日：2023-10-26
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括：衬底；模制结构，所述模制结构包括多个栅电极以及多个模制绝缘层，其中，所述多个栅电极以阶梯形状堆叠；沟道结构，所述沟道结构延伸穿过所述模制结构；单元接触，所述单元接触延伸穿过所述模制结构，所述单元接触连接到第一栅电极，所述单元接触不电连接到所述多个栅电极之中的第二栅电极，其中，所述第一栅电极包括延伸部、垂直厚度大于所述延伸部的垂直厚度的焊盘部、和将所述焊盘部电连接到所述单元接触的连接部，所述连接部的垂直厚度小于所述焊盘部的垂直厚度；以及一个或更多个第一绝缘环，所述一个或更多个第一绝缘环位于所述连接部上。
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Patent Agency Ranking
公开(公告)号：CN117998857A
公开(公告)日：2024-05-07
申请号：CN202310763121.0
申请日：2023-06-26
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置和包括半导体装置的电子系统。所述半导体装置可以包括：栅极堆叠件，包括第一绝缘图案、与第一绝缘图案相邻的第二绝缘图案、与第二绝缘图案相邻的第三绝缘图案、在第一绝缘图案与第二绝缘图案之间的第一导电图案以及在第二绝缘图案与第三绝缘图案之间的第二导电图案；沟道层，在栅极堆叠件中延伸；隧道绝缘层，在沟道层上；以及第一数据存储图案和第二数据存储图案，在隧道绝缘层上。第一数据存储图案可以包括在第一绝缘图案与第二绝缘图案之间的第一外部部分以及在第一外部部分上的第一内部部分。
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公开(公告)号：CN117641933A
公开(公告)日：2024-03-01
申请号：CN202310908347.5
申请日：2023-07-24
Applicant: 三星电子株式会社
Abstract: 提供一种半导体装置和电子系统，半导体装置包括：导电图案；绝缘图案；沟道膜，其在沟道孔内在竖直方向上延伸；电荷陷阱图案，其在沟道孔内在导电图案和沟道膜之间；隧穿介电膜，其在电荷陷阱图案和沟道膜之间；以及阻挡介电膜，其在导电图案和电荷陷阱图案之间以及绝缘图案和隧穿介电膜之间延伸。绝缘图案包括在竖直方向上与导电图案交叠的第一绝缘图案以及在横向方向上从第一绝缘图案朝着沟道膜突出到沟道孔中的第二绝缘图案。第一绝缘图案具有第一介电常数，第二绝缘图案具有低于第一介电常数的第二介电常数。
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公开(公告)号：CN118215301A
公开(公告)日：2024-06-18
申请号：CN202310902716.X
申请日：2023-07-21
Applicant: 三星电子株式会社
Abstract: 提供了垂直非易失性存储器件及其制造方法。所述垂直非易失性存储器件可以包括：模制结构，其包括第一绝缘图案及第二绝缘图案和第一栅电极；半导体图案，其在第一方向上延伸通过模制结构；第一电荷绝缘层，其位于第一绝缘图案与半导体图案之间；第二电荷绝缘层，其与第一电荷绝缘层间隔开并且位于第二绝缘图案与半导体图案之间；电荷存储层，其位于第一电荷绝缘层与第二电荷绝缘层之间并且位于第一栅电极与半导体图案之间；以及第一阻挡绝缘层，其位于第一栅电极与电荷存储层之间，并且第一栅电极在第一方向上的第一长度短于电荷存储层的与第一阻挡绝缘层接触的第一表面在第一方向上的第二长度。
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公开(公告)号：CN117715432A
公开(公告)日：2024-03-15
申请号：CN202311159640.2
申请日：2023-09-08
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体器件和包括其的电子系统。该半导体器件包括：多个栅电极，在基板上在垂直方向上彼此间隔开；多个沟道结构，分别穿透多个栅电极并且在垂直方向上延伸，每个沟道结构包括沟道层和栅极绝缘层，沟道层具有第一氧化物半导体沟道层和第二氧化物半导体沟道层的堆叠结构，第一氧化物半导体沟道层和第二氧化物半导体沟道层具有不同导电性，栅极绝缘层设置在沟道层与所述多个栅电极中的每个之间；以及多条位线，设置在所述多个沟道结构上并且分别连接到所述多个沟道结构，栅极绝缘层、第一氧化物半导体沟道层和第二氧化物半导体沟道层被依次设置。
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公开(公告)号：CN117651413A
公开(公告)日：2024-03-05
申请号：CN202310980564.5
申请日：2023-08-04
Applicant: 三星电子株式会社
Abstract: 提供了一种制造半导体器件的方法，该方法包括：形成外围电路结构的操作，该外围电路结构包括衬底、衬底上的电路元件和电路元件上的互连。该方法包括：在外围电路结构上形成板层；通过在垂直于板层的上表面的第一方向上在板层上交替地堆叠牺牲层和层间绝缘层来形成初步堆叠结构；以及图案化初步堆叠结构以形成阶梯结构，以形成图案化的牺牲层和图案化的层间绝缘层。该方法包括：在图案化的层间绝缘层的暴露的表面上形成沉积抑制层；在图案化的牺牲层的暴露的表面上形成选择性沉积层；形成在第一方向上穿透初步堆叠结构并接触板层的沟道结构。
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