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公开(公告)号：CN110739315B
公开(公告)日：2024-07-02
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H10B41/27 , H10B43/27 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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公开(公告)号：CN112563282A
公开(公告)日：2021-03-26
申请号：CN202010986152.9
申请日：2020-09-18
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体装置，包括：外围电路区，其包括第一衬底和第一衬底上的电路元件；以及存储器单元区，其包括：第二衬底，其位于第一衬底的上部分上；栅电极，其彼此间隔开并竖直地堆叠在第二衬底上；沟道结构，其穿过栅电极竖直地延伸到第二衬底；第一分离区，其穿透沟道结构之间的栅电极并在一个方向上延伸；以及第二分离区，其竖直地延伸以从上方穿透第二衬底并具有由于宽度的改变而导致的弯曲部分。
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公开(公告)号：CN111863823B
公开(公告)日：2025-03-07
申请号：CN202010017036.6
申请日：2020-01-08
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括：第一半导体层、第二半导体层以及在第一半导体层和第二半导体层之间的第三半导体层；栅电极，布置在第二半导体层上并在与第二半导体层的上表面垂直的第一方向上彼此间隔开；以及沟道结构，被第一半导体层、第二半导体层和第三半导体层以及栅电极围绕，沟道结构中的每个相应沟道结构包括栅极绝缘膜、沟道层和掩埋绝缘膜，栅极绝缘膜包括与沟道层相邻的隧道绝缘膜、与栅电极相邻的电荷阻挡膜、以及在隧道绝缘膜和电荷阻挡膜之间的电荷存储膜，电荷存储膜包括朝向相应沟道结构的外部突出的上部盖。
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公开(公告)号：CN112466877A
公开(公告)日：2021-03-09
申请号：CN202010915102.1
申请日：2020-09-03
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
Abstract: 提供了包括数据存储图案的半导体器件。所述半导体器件包括：下结构；包括栅极层和层间绝缘层并且具有开口的堆叠结构；位于所述开口中的垂直结构；位于所述垂直结构上的接触结构；以及位于所述接触结构上的导电线。所述垂直结构包括绝缘芯区域、覆盖所述绝缘芯区域的侧表面和下表面的沟道半导体层、位于所述沟道半导体层与所述栅极层之间并且彼此间隔开的数据存储图案、第一电介质层和第二电介质层。所述第一电介质层的至少一部分位于所述数据存储图案与所述栅极层之间，所述第二电介质层的至少一部分位于所述数据存储图案与所述沟道半导体层之间，并且所述绝缘芯区域在面对所述栅极层的区域中包括具有增加的宽度的第一凸部。
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公开(公告)号：CN110739315A
公开(公告)日：2020-01-31
申请号：CN201910387764.3
申请日：2019-05-10
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11582 , H01L29/10 , H01L29/423
Abstract: 提供一种三维半导体存储器装置。所述三维半导体存储器装置包括：栅电极和模制绝缘层，交替地堆叠在基底上；沟道层，贯穿栅电极和模制绝缘层；以及栅极介电层，位于栅电极与沟道层之间。栅极介电层和沟道层可以位于基底的上部中，并且可以以第一角度弯曲且在基底的上部中在模制绝缘层下方延伸。
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Patent Agency Ranking
公开(公告)号：CN110349970A
公开(公告)日：2019-10-18
申请号：CN201910275755.5
申请日：2019-04-08
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157
Abstract: 公开了一种半导体存储器件，包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；穿透所述堆叠结构和所述第二衬底的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的顶表面垂直延伸并穿透所述堆叠结构和所述贯穿电介质图案。
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公开(公告)号：CN110021605B
公开(公告)日：2024-12-03
申请号：CN201811462966.1
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H10B41/35 , H10B41/27 , H10B41/41 , H10B41/50 , H10B43/35 , H10B43/27 , H10B43/40 , H10B43/50 , H01L23/538
Abstract: 一种三维半导体存储器件包括：外围逻辑结构，包括设置在半导体衬底上的多个外围逻辑电路；水平半导体层，设置在外围逻辑结构上；电极结构，包括竖直地交替堆叠在水平半导体层上的多个电极和绝缘层；以及贯通互连结构，穿透电极结构和水平半导体层，并且包括连接到外围逻辑结构的贯通插塞。绝缘层中的第一绝缘层的侧壁与贯通插塞间隔开第一距离。电极中的第一电极的侧壁与贯通插塞间隔开大于第一距离的第二距离。
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公开(公告)号：CN113497057A
公开(公告)日：2021-10-12
申请号：CN202110281374.5
申请日：2021-03-16
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 提供一种非易失性存储装置。所述非易失性存储装置包括：导电板；阻挡导电膜，所述阻挡导电膜沿着所述导电板的表面延伸；模制结构，所述模制结构包括顺序地堆叠在所述阻挡导电膜上的多个栅电极；沟道孔，所述沟道孔穿透所述模制结构以暴露所述阻挡导电膜；杂质图案，所述杂质图案与所述阻挡导电膜接触，并且形成在所述沟道孔中；和半导体图案，所述半导体图案形成在所述沟道孔中，自所述杂质图案起沿着所述沟道孔的侧表面延伸，并且与所述多个栅电极相交。
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公开(公告)号：CN113410249A
公开(公告)日：2021-09-17
申请号：CN202110181187.X
申请日：2021-02-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种半导体存储器装置包括：下堆叠结构，包括沿第一方向堆叠在基底上的下金属线；上堆叠结构，包括顺序地堆叠在下堆叠结构上的第一上金属线和第二上金属线；竖直结构，穿透上堆叠结构和下堆叠结构并且包括沟道膜；连接垫，设置在竖直结构上，与沟道膜接触并掺杂有N型杂质；第一切割线，切割下金属线、第一上金属线和第二上金属线；第二切割线，在不同于第一方向的第二方向上与第一切割线间隔开，并且切割下金属线、第一上金属线和第二上金属线；以及子切割线，在第一切割线与第二切割线之间切割第一上金属线和第二上金属线。沟道膜包括未掺杂沟道区和掺杂沟道区，并且掺杂沟道区接触连接垫并且在第二方向上与第二上金属线的一部分叠置。
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公开(公告)号：CN112447736A
公开(公告)日：2021-03-05
申请号：CN202010534661.8
申请日：2020-06-12
Applicant: 三星电子株式会社
IPC: H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11556
Abstract: 提供了一种垂直非易失性存储器装置。所述垂直非易失性存储器装置包括：沟道，位于基底上并且在与基底的上表面垂直的第一方向上延伸；第一电荷存储结构，位于沟道的外侧壁上；第二电荷存储结构，位于沟道的内侧壁上；第一栅电极，在基底上沿第一方向彼此分隔开，每个第一栅电极围绕第一电荷存储结构；以及第二栅电极，位于第二电荷存储结构的内侧壁上。
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