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Patent Agency Ranking
公开(公告)号：CN108878357B
公开(公告)日：2023-09-15
申请号：CN201810445608.3
申请日：2018-05-10
Applicant: 三星电子株式会社
IPC: H01L21/822
Abstract: 一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。
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公开(公告)号：CN101751992A
公开(公告)日：2010-06-23
申请号：CN200910252333.2
申请日：2009-12-02
Applicant: 三星电子株式会社
IPC: G11C11/401 , H01L27/108
CPC classification number: H01L27/101 , H01L27/108 , H01L27/10882 , H01L27/10885 , H01L27/10891 , H01L27/10897 , H01L28/40 , H01L29/685
Abstract: 本发明提供一种开关及其形成方法。一种存储器装置，其包括存储器单元，该存储器单元包括储存节点、第一电极和第二电极，该储存节点储存电荷，并且当第二电极通电时，第一电极移动从而连接至储存节点。
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公开(公告)号：CN108878357A
公开(公告)日：2018-11-23
申请号：CN201810445608.3
申请日：2018-05-10
Applicant: 三星电子株式会社
IPC: H01L21/822
Abstract: 一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。
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公开(公告)号：CN107665893A
公开(公告)日：2018-02-06
申请号：CN201710605596.1
申请日：2017-07-24
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11551 , H01L27/11563 , H01L27/11578
CPC classification number: H01L21/31144 , H01L21/3065 , H01L21/30655 , H01L21/3081 , H01L21/3083 , H01L21/31116 , H01L27/115 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L29/1037 , H01L27/11517 , H01L27/11551 , H01L27/11563 , H01L27/11578
Abstract: 半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。
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公开(公告)号：CN107665893B
公开(公告)日：2022-02-08
申请号：CN201710605596.1
申请日：2017-07-24
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11551 , H01L27/11563 , H01L27/11578
Abstract: 半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。
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